Este artigo é sobre placas-mãe de computador. Se você viu o artigo sobre a arquitetura das placas-mãe, deve ter lido este termo: HyperTransport.
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O HyperTransport é uma conexão ponto-a-ponto mantida pela HyperTransport Consortium, uma associação de várias empresas que ajudaram a desenvolver, padronizaram, melhoram e utilizam o HyperTransport. Esta interface de comunicação pode ser encontrada em hardwares da Microsoft e até mesmo roteadores da Cisco. Os chipsets nVidia nForce2, feitos para processadores de socket A já utilizavam o HyperTransport como meio de comunicação entre Ponte Sul e Ponte Norte muito antes da AMD incorpora-lo em seus processadores.
A conexão HyperTransport foi introduzida por volta do ano 2004 nos processadores de arquitetura AMD64, isto é, todos os processadores de socket 754, 939, 940, AM2, AM2+, AM3, AM3+, incluindo CPUs para notebooks, e serve para fazer a ligação entre o chipset da placa-mãe (o chipset intermediário ou o chipset ponte sul, no caso do MCP68 ou do nForce 500, por exemplo) e a Ponte Norte integrada ao processador.
É valido lembrar que atualmente, processadores compatíveis com os sockets FM1, FM2, FM2+ e AM4, apesar de terem a tecnologia AMD64, não utilizam mais esta interface. O motivo de não a utilizarem vai ser tratado em artigos futuros! Aguarde!
Como foi dito no artigo anterior, sobre arquiteturas, eram os chipsets que possuíam o controlador de memória RAM integrado, e para que o processador pudesse acessar a memória, ele deveria utilizar o FSB, gerando uma certa perda de desempenho, já que o FSB era a única ligação de dados entre o processador e o restante da placa.
Com a criação da arquitetura AMD64, os processadores da AMD passaram a ter um controlador de memória e a Ponte Norte integradas. Foi assim que resolveram usar a tecnologia HyperTransport para fazer a ligação da CPU com o chipset da placa-mãe. Veja o diagrama de blocos interno deste Athlon 64 de socket 939.
Diagrama 1
O "Northbridge" é a Ponte Norte. Ao lado dele, os dois controladores de memória DDR1 400.
O padrão do HyperTransport utilizado pela AMD em seus processadores sempre possuiu a mesma quantidade de trilhas de comunicação, de controle e de clock (sinal de sincronismo):
Tabela 1
Podemos dizer que o HyperTransport é uma conexão x16, ou também podemos dizer que há 16 lanes, pois são 16 pares diferenciais para transmissão de dados da CPU para o chipset da placa-mãe, e outros 16 pares para transmissão de dados do chipset da placa-mãe para a CPU.
Há dois pares de trilhas para transmissão de sinais de controle e também dois pares de trilhas para o sinal de sincronismo (clock) pra cada 16 pares de trilhas de transferência de dados.
Existem aplicações que utilizam HT com links x8 e x32 também. Independente da quantidade de lanes, toda a lógica por trás do HyperTransport é a mesma, mudando apenas a taxa de transferência.
O HT também pode ter um Link dividido, ou seja, você pode habilitar apenas uma conexão x8 e deixar desativado o restante, mas logicamente vai haver queda de desempenho.
Através de documentações oficiais da AMD para os chipsets 970/990/990FX (aqueles chipsets que chamo de "intermediários") e processadores de socket AM2/AM2+/AM3/AM3+, fiz uma tabela de ligação com as trilhas do barramento HyperTransport entre os pinos correspondentes do socket da CPU e os pinos do chipset. Veja como ficou:
Tabela 2
Nesta imagem, mostro a região do socket AM2/AM2+/AM3/AM3+ onde se encontram os pinos do HyperTransport:
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Isso é para você ter uma ideia de como tudo é na realidade.
As características elétricas do HT são baseadas no sistema de sinalização LVDS (Low Voltage Differential Signal - Sinalização Diferencial de Baixa Tensão), enviando e recebendo pulsos elétricos entre 0,8 e 1,2 Volts (valores de tensão iguais aos utilizados no PCI Express também) e utilizando os pares de cancelamento.
Para saber mais sobre a sinalização LVDS e sobre pares diferenciais, CLIQUE AQUI!
CURIOSIDADE: Isto foge um pouco do escopo do texto, porém estes soquetes PGA para processadores, sejam eles Intel ou AMD tem a estrutura plástica composta em LCP, sigla pra Liquid Crystal Polymer, um material com uma boa rigidez dielétrica e resistência a altas temperaturas, sendo muito utilizado em conectores e slots de placas de circuito. Para saber mais sobre polímeros, CLIQUE AQUI!
As transferências são DDR (Double Data Rate, "Dupla Taxa de Transferência"), ou seja, a cada ciclo de clock um lane HT transfere dois pulsos elétricos.
Por padrão, os pacotes de dados são conjuntos de palavras de 32 bits, sendo que a primeira palavra sempre contém um endereço. Dependendo do sistema em que o HT é aplicado, o endereço pode ser de 40 bits, sendo que neste caso, deve ser enviado um conjunto de dados de controle formado por 64 bits após os 40, tudo isso para sinalizar que o endereço é maior.
O HyperTransport também é compatível com a especificação Advanced Configuration and Power Interface (ACPI), facilitando o gerenciamento de energia.
Como foi dito anteriormente, o HT dos processadores AMD trabalham com 16 lanes.
Desde a versão 1.0, até a 3.0, a única mudança no HyperTransport foi a frequência do sinal de sincronismo. Observe a tabela abaixo e veja as frequências da primeira, segunda e terceira versão:
Tabela 3
Os processadores de socket 754, 939 e os Sempron de socket AM2 utilizam a versão 1.0. Já os demais modelos de processadores de socket AM2 e AM2+ utilizam a versão 2.0. Os processadores Sempron de socket AM3 Utilizam o barramento HyperTransport versão 2.0 de 1000 MHz e os demais modelos para socket AM3 utilizam a versão 3.0 à no máximo 2000 MHz. Somente os processadores de socket AM3+ suportam o HyperTransport 3.0 com frequências de até 2600 MHz.
Existe também uma quarta versão, à HT 3.1, que não chegou à ser utilizada pela AMD nestes processadores. A versão 3.1 tem um clock de 3.200 Mhz (6.400 MT/s) e uma estrondosa taxa de transferência que pode chegar à 25.800 MB/s se utilizado um link de 32 lanes.
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FONTES e CRÉDITOS
Tabelas, textos e imagens: Leonardo Ritter
Fontes: Databook do chipset 970/990/990FX; databook dos sockets 754,939 e AM.
Última atualização: 11 de Julho de 2021.