• Leonardo Ritter

Hardware: Conexões ponto-a-ponto e barramentos, seriais ou paralelos

Atualizado: 7 de ago.

Na terceira grande revisão desta publicação resolvemos dar mais um passo a frente e ir além do que já foi explicado aqui anteriormente. Vamos descrever alguns detalhes de dentro do chip e trazer alguns detalhes de tecnologias antigas para embasar um pouco mais sobre o funcionamento de suas conexões externas. Boa leitura!

 

As portas lógicas são os 'circuitos base' para a criação de microchips. Um simples microcontrolador pode ter milhares ou até milhões destas portas.

Muitas coisas estão envolvidas na construção de um porta lógica ou de um conjunto delas, e uma das principais é os componentes. Você pode dizer "ah, mas um porta lógica é feita de transistores e não há nada demais nisso". Ok, de forma bem resumida são associações de transistores, mas vários tipos deste componente foram desenvolvidos até hoje, e qual deles foi utilizado para construir um determinado sistema de lógica diz muita coisa sobre o circuito.


Se tu és um entusiasta em eletrônica e computadores (não precisa ser um técnico formado pra ter conhecimento, pois ele é livre, e você também), já deve ter visto em algum lugar - ao menos de relance - os termos "lógica TTL" e "lógica CMOS". Pois bem, para facilitar nosso entendimento, podemos separar as conexões em série ou paralelo entre chips ou placas em dois grandes grupos:

→ Aqueles que se utilizam da lógica TTL: Este possui aplicações tecnológicas famosas neste âmbito de comunicação entre sistemas, mas que não são tão conhecidos pelo público. Apenas aprimoramentos ao longo da história, tornando todo sistema em que ele é aplicado simplesmente dito como "TTL Logic" ou "LVTTL Logic".

No entanto, alguns sistemas de sinalização que, em certos aspectos se assemelham com o TTL (O uso do mesmo tipo de transistor e o maior consumo de energia, por exemplo) podem ser listadas nesta classe:

-> ECL;

-> PECL / LVPECL.


→ Aqueles que utilizam da lógica CMOS: Você pode encontrar este nome facilmente por aí, afinal sua aplicação é demasiadamente ampla na indústria eletrônica como um todo. Neste caso, além de matrizes de memória RAM e processadores, temos vários sistemas de sinalização tanto seriais quanto paralelos que a aplicam, e as mais comuns serão estudadas ao longo deste texto:

-> SSTL / HSTL;

-> LVDS

-> CML / TMDS;

-> VML.


As ultrapassadas conexões ISA, eISA, VLB, IDE, PCI e AGP dos computadores fazem uso da lógica TTL ou LVTTL nas suas linhas de comunicação.

Desde as memórias RAM legado, aquelas dos tipos FPM e EDO, bem como as SDR também fazem uso da lógica TTL e LVTTL, que posteriormente foram substituídas pelo padrão SSTL nos formatos de memória RAM DDR-SDRAM.

De lá pra cá muitas coisas mudaram, como por exemplo a eficiência energética e a atenuação de ruído proporcionados pelo SSTL, que permitiram aos barramentos paralelos se manterem vivos até hoje em nossos computadores.

Por outro lado, comunicações seriais com base em CMOS dominaram o cenário de periféricos, multimídia e armazenamento, como é o caso das sinalizações LVDS e TMDS, por exemplo, que são aplicadas no PCI Express e HDMI, respectivamente.

E, apesar da maior eficiência de sistemas CMOS em relação ao TTL, não podemos dividir a história em dois períodos tal qual o "antes e depois de Cristo", pois desde que foram inventadas ambas as 'famílias lógicas' encontram aplicações diversas, inclusive híbridas.


chega de introdução, vamos seguir com um pouco de história e detalhes principais sobre o funcionamento de tais lógicas.

Vamos começar por aquilo que é mais antigo...


Lógica ECL / Sinalização ECL


Antes mesmo da criação do TTL, a IBM, com seu engenheiro Hannon S. Yourke, em 1956, criou o ECL (Emitter Coupled Logic).

Diagrama 1 - Foi um circuito análogo a este aquele criado por Yourke


O ECL usa um amplificador diferencial feito com transistores de junção bipolar (BJT). A principal desvantagem desta lógica é que cada porta consome corrente continuamente, o que significa que requer (e dissipa) significativamente mais energia do que as de outras famílias lógicas. O fato de os níveis lógicos HIGH e LOW serem relativamente próximos significa que o ECL sofre de pequenas margens de ruído, o que pode ser problemático.


Os circuitos ECL geralmente operam com a extremidade positiva da fonte de alimentação conectada ao aterramento. Outras famílias lógicas aterram a extremidade negativa da fonte de alimentação. Isso é feito principalmente para minimizar a influência das variações da fonte de alimentação nos níveis lógicos. ECL é mais sensível ao ruído no Vcc (polo positivo) e é relativamente imune ao ruído no Vee (polo negativo).

Diagrama 2 - Uma entrada diferencial típica ECL


Agora, observe a saída:

Diagrama 3 - Uma saída diferencial típica ECL


No ECL, os transistores nunca estão em saturação, as tensões de entrada / saída têm uma pequena oscilação (0,8 V), a impedância de entrada é alta e a impedância de saída é baixa. Como resultado, os transistores mudam de estado rapidamente, os atrasos de propagação são baixos e a capacidade de fan-out é alta. Além disso, o consumo de corrente essencialmente constante dos amplificadores diferenciais minimiza atrasos e falhas devido à indutância e capacitância da linha de alimentação, e as saídas complementares diminuem o tempo de propagação de todo o circuito.


CURIOSIDADE: O fan-out é definido como o número máximo de entradas lógicas padronizadas que uma saída pode acionar confiavelmente.


Os circuitos ECL disponíveis no mercado aberto normalmente operam com níveis lógicos incompatíveis com outras famílias. Isso significava que a interoperação entre ECL e outras famílias lógicas (como a popular família TTL) exige circuitos de interface adicionais.


PECL e LVPECL


O ECL veio a ser aperfeiçoado ao longo dos anos com a PECL e LVPECL.

PECL é a sigla para Positive / Pseudo-Emitter Couple Logic, cuja grande diferença em relação ao seu antecessor é a alimentação positiva de 5 Volts, que posteriormente foi atualizada para trabalhar com apenas 3,3 Volts (Low Voltage PECL).

Nos diagramas abaixo, os modelos de circuitos de entrada e saída LVPECL:

Diagrama 4 - Compare esta entrada LVPECL com a entrada ECL mostrada anteriormente


Agora, observe o próximo diagrama:

Diagrama 5 - Compare esta saída LVPECL com a saída ECL mostrada anteriormente


O PECL é uma sequência da tecnologia ECL que utiliza uma alimentação de 5 Volts positiva em vez de uma alimentação de -5,2 V ou -4,5 V. O PECL permitiu

que os designers simplificassem o layout da placa, mas manter a mesma oscilação de saída de 800 mV.

O LVPECL é uma versão com otimização de energia, que utiliza uma alimentação de 3,3 V positiva. PECL e LVPECL são sistemas de sinalização diferencial e são usados ​​principalmente em circuitos de alta velocidade, possuindo semelhanças com o LVDS.

Observe a tabela abaixo, com as principais diferenças entre os três sistemas de sinalização:

Tabela 1 - Diferenças entre ECL, PECL e LVPECL


OBSERVAÇÃO: Para entender melhor os valores da Tabela acima, vá até o tópico "COMPLEMENTO" e veja o gráfico e a tabela de resumo das sinalizações LVDS, CML, VML e LVPECL.


Assim como o CML, é necessário terminações resistivas do tipo Pull-Up. Veja a imagem abaixo:

Diagrama 6 - ECL, PECL e LVPECL em comparação com CML e VML

Assim como na sinalização VML, os resistores de terminação Rt também devem ser do mesmo valor que a impedância característica "Zo" da linha de transmissão.


Um fator positivo é que a simetria de impedância entre níveis HIGH e LOW na Lógica ECL e suas variantes facilita sua implementação para linhas de transmissão (barramentos ou conexões seriais).


Lógica TTL / Sinalização TTL


O TTL (Transistor-Transistor Logic) foi inventado em 1961 por James L. Buie, da TRW Inc. (Thompson Ramo Wooldridge Incorporated), que o declarou "particularmente adequado para a tecnologia de projeto de circuito integrado recém-desenvolvida". O TTL é derivado do DTL (lógica transistor-diodo) e diferencia da tecnologia CMOS pelo uso de transistores comuns (bipolares) ao invés de Mosfets.


CURIOSIDADE: O nome original para TTL era "lógica de transistor acoplado a transistor" (TCTL). Os primeiros dispositivos TTL comerciais foram fabricados pela Sylvania em 1963, chamados de família Sylvania Universal High-Level Logic (SUHL). As peças Sylvania foram usadas nos controles dos mísseis Phoenix, já que a prioridade foi o uso militar desta tecnologia.


A lógica TTL tornou-se popular entre os projetistas de sistemas eletrônicos depois que a Texas Instruments introduziu a série 5400 de CIs em 1964 e, posteriormente, a Série 7400, especificada com embalagens plásticas baratas, em 1966.


A lógica Transistor-Transistor é uma classe de circuitos digitais construídos a partir de transistores bipolares de junção (BJT) e resistores, assim como a lógica ECL e suas variantes vistas anteriormente, no entanto, enquanto no sistema criado pela IBM os sinais lógicos alimentam as bases dos transistores, no sistema inventado no laboratório da TRW as entradas são os emissores dos transistores. Parece bagunçado, porém, uma imagem pode ajudar a entender:

Diagrama 7 - Uma porta lógica NOR-TTL. Observe o transistor multiemissor


O nome TTL foi aplicado pois tanto a função lógica de propagação e a função de amplificação são realizadas por transistores.


CURIOSIDADE: Para fins de curiosidade, veja uma porta lógica NOR-DTL:

Diagrama 8 - Perceba que Q1 e Q2 foram substituídos por pares de diodos


No gráfico abaixo, temos as faixas de tensão para o nível lógico "0" e nível lógico "1" para circuitos TTL de 5 e de 3,3 Volts:

Gráfico 1


Nível lógico baixo (LOW): O driver garante uma tensão de saída dentro da janela inferior vermelha.

A tensão máxima de saída do driver ("V OL") é de 0,4 V para TTL e LVTTL.

A tensão mínima de saída do driver é zero (GND);


Nível lógico alto (HIGH): A tensão de saída do driver está dentro da janela vermelha superior.

A tensão mínima de saída do driver ("V OH") é de 2,4 V para TTL e LVTTL.

A tensão máxima de saída do driver (VCC) é 5 V para TTL e 3,3 V para LVTTL.


Entrada do Receptor:

O receptor garante ver um nível lógico LOW quando a tensão do sinal de entrada estiver dentro das janelas inferior vermelho e cinza escuro.

A tensão máxima de entrada do receptor ("V IL") é de 0,8 V para TTL e LVTTL.

A tensão mínima de entrada do receptor é zero (GND);


O receptor garante ver um nível lógico HIGH quando a tensão do sinal de entrada estiver dentro das janelas superiores em vermelho e cinza escuro.

A tensão mínima de entrada do receptor "V IH" é de 2,0 V para TTL e LVTTL.

A tensão máxima de entrada do receptor (VCC) é 5 V para TTL e 3,3 V para LVTTL.


OBSERVAÇÃO: A janela cinza escuro é uma margem de ruído de 0,4 V entre a saída do driver e a entrada do receptor.

Já a janela cinza claro é uma área onde o receptor não pode garantir o nível lógico. Normalmente, a transição real (Vt) entre o nível lógico baixo e alto ocorrerá em torno de 1,5 V, mas este valor pode mudar muito de acordo com as variações das amostras ou do processo (P), tensão de alimentação VCC (V) e temperatura (T). Apenas "V IL" e "V IH" são garantidos sobre variações de P,V e T.


CURIOSIDADE: O termo "TTL" é aplicado a muitas gerações sucessivas de lógica bipolar, com melhorias graduais na velocidade e no consumo de energia ao longo de cerca de duas décadas. A família 74Fxx introduzida mais recentemente ainda é vendida hoje (a partir de 2019) e foi amplamente utilizada no final dos anos 1990. O 74AS/ALS Advanced Schottky foi introduzido em 1985. A partir de 2008, a Texas Instruments continua a fornecer os chips de uso geral em várias famílias de tecnologia obsoleta, embora a preços mais altos. Normalmente, os chips TTL integram não mais do que algumas centenas de transistores cada. As funções dentro de um único pacote geralmente variam de algumas portas lógicas a uma fatia de bits de microprocessador. O TTL também se tornou importante pois seu baixo custo tornou as técnicas digitais economicamente práticas para tarefas antes feitas por métodos analógicos.


Como o DTL, o TTL é uma lógica de dissipação de corrente, pois uma corrente deve ser extraída das entradas para 'gerar' um nível de tensão lógico "0". O estágio de acionamento deve absorver até 1,6 mA de uma entrada TTL padrão, sem permitir que a tensão suba para mais de 0,4 volts. O estágio de saída das portas TTL mais comuns é especificado para funcionar corretamente ao acionar até 10 estágios de entrada padrão (um fanout de 10).


Devido à estrutura dos dispositivos TTL, a impedância de saída é assimétrica entre o estado HIGH e LOW, tornando-os inadequados para a condução de linhas de transmissão. Todavia, essa desvantagem geralmente é superada armazenando as saídas em buffer (drivers de linha), para que os sinais possam ser enviados por meio de trilhas ou cabos. Já a lógica ECL / PECL / LVPECL, em virtude de sua estrutura de saída de baixa impedância simétrica, não tem essa desvantagem.

Apesar de tudo isso, veremos mais adiante que o TTL reinou por décadas mesmo após a popularização da tecnologia CMOS, enquanto a ECL e suas variantes não tiveram tanta aplicação.

 

Agora, vamos para o mais atual...


Lógica CMOS


Antes de tudo, devemos deixar claro que "CMOS" faz referência aos Transistores de Efeito Campo (Field-Effect Transistors - abreviado FET) do tipo Metal-Óxido Semicondutor Complementares (Complementary Metal-Oxide Semiconductor - abreviado CMOS). Portanto, GENERICAMENTE chamamos de "lógica CMOS" os circuitos lógicos que possuem MOSFETs ao invés dos transistores bipolares.


Nisso, entramos em águas profundas, já que os MOSFETs compõem tudo quanto é microchip. As principais vantagens apresentadas pelas tecnologias CMOS são o baixo consumo de potência, alta imunidade a ruído, alto nível de integração, simplicidade de projeto e operação confiável em ampla faixa de valores de tensão.


CURIOSIDADE: Quando a tecnologia MOS foi criada, lá em 1959, por Mohamed M. Atalla e Dawon Kahng, da Bell Labs, ele foi tido como uma curiosidade em vista de sua performance bastante inferior aos bipolares. Na primeira década, problemas relacionados à impurezas e estados de interface (definição do nível HIGH e LOW) prejudicaram sua expansão, portanto, foi um período de aprimoramentos. No início dos anos 70 surgem as primeiras memórias DRAM pMOS e nMOS, mas somente ao final dela que a tecnologia CMOS chega.


Com a chegada do CMOS, onde transistores com ambos tipos de canais, N e P, são possíveis, a redução de consumo de energia e consequentemente da geração de calor permitiram uma integração ainda maior, tornando os chips cada vez mais densos e complexos. Por questões de custos e de facilidade de aplicação, a lógica TTL, com seus transistores bipolares, ainda foi utilizada para a interconexão de microchips e até mesmo placas inteiras.


Para que se entenda melhor, vamos subir um degrau no nível de abstração e citar um exemplo dessa "hibridização" de circuitos.

Você se lembra do artigo sobre memórias FPM e EDO?

Caso não se lembre, CLIQUE AQUI para dar um 'refresh' em sua memória (desculpe o trocadilho :v).

Pois bem, elas são DRAMs lançadas a partir da segunda metade dos anos 1980, portanto, as matrizes já fazem uso da tecnologia CMOS. No entanto, o barramento que as liga até o controlador de memória, bem como circuitos de clock, endereçamento e afins utilizam-se da lógica TTL (5 Volts) ou LVTTL (3,3 Volts), como vemos na introdução destes dois Datasheets:

Imagem 1 - Perceba os trechos circulados em verde e vermelho


Se tratando de memórias RAM, essa mistura se seguiu por décadas, passando pelo padrão SDR (Single Data Rate), que logo foi substituído pelo DDR (Double Data Rate). Com o DDR surgiu um novo padrão de sinalização para estes barramentos...


Sinalização SSTL


O Series Stub Termination Logic (SSTL, em português “Lógica de Terminação de Ponta em Série”) foi criado para melhorar a integridade do sinal da transmissão de dados através do barramento de memória. Este esquema de terminação é essencial para evitar erros de dados, sendo o problema mais comum reflexões de sinal durante a transmissão em altas frequências, algo comum na implementação do DDR-SDRAM. Este sistema aboliu o TTL destes circuitos, pois ele já não estava acompanhando o aumento de desempenho das memórias.

Existem várias abordagens que podem ser usadas para terminar uma linha de transmissão em sua impedância ideal para o circuito. O resistor de terminação do barramento conectado no final da rede de distribuição ligando-a ao terra (tal qual um resistor em esquema Pull-Down) é mostrado no próximo diagrama.

Diagrama 9 - Exemplo de terminação resistiva em uma linha de transmissão


Se o driver do barramento - que aqui já implementa MOSFETs - estiver em estado baixo, os resistores têm dissipação de energia zero, enquanto que quando o driver do barramento está em estado alto os resistores dissipam VDD ao quadrado dividido pela resistência do barramento (RS + RT). Onde a resistência do barramento é a combinação em série da resistência da fonte (RS) e da resistência da terminação do barramento comum (RT).


No entanto, a sinalização SSTL não faz uso de um resistor de terminação ligado ao Vss (Terra ou Ground, como queira), mas sim de um RT ligado à uma fonte de tensão denominada "Vtt".

Primeiro precisamos entender que um chip de memória RAM atual possui uma tensão de alimentação (Vdd), e ela é a mesma tensão de pico (Vddq) para as linhas de dados, isto é, pro barramento. A sinalização SSTL possui várias versões, e todas elas acompanhando a redução de Vdd dos chips de memória:


-> SSTL_3: 3,3 V, definido na EIA/JESD8-8 1997;

-> SSTL_2: 2,5 V, definido na EIA/JESD8-9B 2002 (utilizado no padrão DDR1);

-> SSTL_18: 1,8 V, definido na EIA/JESD8-15A (utilizado no padrão DDR2);

-> SSTL_15: 1,5 V, definido na EIA/JESD82-29A (utilizado no padrão DDR3);

-> SSTL_12: 1,2 V (utilizado no padrão DDR4);

-> SSTL_11: 1,1 V (utilizado no padrão DDR5).


CURIOSIDADE: Existiram também memórias RAM DDR3L, cuja tensão de operação é 1,35 Volts (também JESD82-29A).


Para o devido funcionamento do barramento de dados com sinalização SSTL é definido uma tensão de referência (Vref) para Vddq. O SSTL_3 usa uma referência de 0,45 * Vddq (ou seja, 1,5 V). Já o SSTL_2 e versões seguintes referenciam uma tensão que é exatamente VDDQ / 2. Sendo assim, por exemplo, para o SSTL_2 temos uma Vref de 1,25 Volts.

Abaixo, parte da lista de contatos de um chip de memória RAM DDR2. Veja as linhas de alimentação e referência aqui listadas destacadas:

Tabela 2 - Vref para SSTL_18 é 0,9 Volts (Vddq / 2)


Pois bem, o "Vtt" usa como base a tensão de referência (Vref), que, como dito anteriormente, na SSTL_2 e posteriores é exatamente a metade da tensão Vdd. Isso significa que ao invés de termos um nível LOW simplesmente referenciado ao Vss, temos um nível LOW referenciado ao Vtt, possuindo então uma tensão positiva estável e com referência controlada por um CI driver terminador ou por MOSFETS reguladores de tensão.


Se tratando de SSTL, a Classe I especifica um valor aceitável de 50 ohms para o resistor de terminação (RT) e a Classe II especificam um valor aceitável de 25 ohms. A norma estabelece que para cada valor de RT, uma carga capacitiva igual a 10 pF ou 30 pF. Além disso, um resistor em série (RS) é especificado em 25 ohms.

A forma mais comum é a terminação paralela de Classe II. Isso envolve o uso de um resistor RS em série entre controlador e memória RAM e um resistor de terminação RT conectado na trilha de terminação (Vtt).

Quando RT está vinculado ao Vtt (VDDQ / 2), se resulta em economia de energia, pois a dissipação de energia será VTT ao quadrado dividido pela resistência de terminação. Temos dissipação de potência igual quando o driver está transmitindo um pulso HIGH ou LOW.

Observe o diagrama:

Diagrama 10 - Note que o driver já porta transistores MOSFET


Na prática, as memórias RAM DDR1 possuem os resistores RT na placa-mãe e os resistores RS na PCB do módulo de memória. É fácil de encontrar os resistores RT na placa-mãe:

Imagem 2 - As terminações resistivas das RAMs DDR1 ficavam nas placas-mãe


Observe as barras de resistores SMD "RN" ao lado do slot de RAM DDR1. Os pequenos capacitores cerâmicos SMD também fazem parte do circuito "Vtt"


Com a chegada do padrão DDR2 também veio o Dual Channel. Isso iria dobrar o número de resistores RT nas placas de nossos computadores se não fosse a mirabolante "ODT", sigla para "On Die Termination", que em português significa "terminação dentro do chip". Isto fez com que o banco de resistores RT fosse para dentro do chip de memória RAM, integrando ainda mais o sistema em menos espaço físico. Mas isso é assunto pros artigos sobre memórias RAM DDR, que virão em breve!


A sinalização SSTL não é utilizada apenas no barramento de memória RAM, mas sim dentro de chips, interligando blocos de hardware, como ocorre num controlador PCIe, USB 3.0, SATA e outros, onde a ponte de comunicação entre o circuito PHY e o circuito MAC é feito por SSTL. Podemos dizer que este é um sistema de barramento de extrema eficiência, já que estamos com ele no padrão de memória DDR5 e 20 anos se passaram...


CURIOSIDADE: Note que os circuitos baseados em transistores bipolares possuem um polo positivo definido como "Vcc" e um polo negativo definido como "Vee", com raras exceções. Nos sistemas com transistores MOS, o polo positivo é definido como "Vdd" e o negativo como "Vss". O "GND" (Ground) pode ser utilizado como nomenclatura para o polo negativo / terra em ambos.


Sinalização LVDS


Antigamente, as transmissões de dados entre dispositivos de armazenamento (HDs, por exemplo), placas de expansão (como por exemplo placas de vídeo) e periféricos (como por exemplo impressoras) eram feitas em paralelo, ou seja, várias trilhas (fios), uma ao lado da outra, transmitiam parte de um conjunto de dados ao mesmo tempo, e isso criava interferência eletromagnética (EMI), já que o sinal elétrico que percorre um condutor gera um campo eletromagnético ao seu redor que pode interferir na trilha adjacente, fazendo com que a taxa de transferência sempre fosse baixa para evitar ao máximo a corrupção de dados.


CURIOSIDADE: Ondas eletromagnéticas são tridimensionais, ou seja, se propagam em todas as direções e são geradas por cargas elétricas que oscilam. No caso de circuitos digitais, há o sinal de clock (onda elétrica quadrada) e os bits (pulsos elétricos) que são transferidos em velocidades altas, ocasionando um eletromagnetismo prejudicial aos sistemas próximos, e essa interferência é conhecida como diafonia (ou crosstalk).


Também haviam outros impecílios que prejudicavam o desempenho destes dispositivos, cujas interfaces faziam uso da lógica TTL / LVTTL: na comunicação em paralelo, o mesmo conjunto de fios podia interligar vários dispositivos (ou seja, um barramento) e o envio e recebimento de dados era feito pelas mesmas trilhas (comunicação Half-Duplex).


Levou muito tempo para que os engenheiros percebessem que a transferência de dados em série podia ser muito melhor e mais rápida, já que é necessário na configuração mais simples apenas duas trilhas, compondo um "par diferencial".

Mas o que seria isso?

As transmissões em série atuais requerem ao mínimo duas trilhas, pois há uma técnica chamada de "par de cancelamento", também conhecida como transmissão diferencial, e é isso que vamos estudar na sequência deste texto.


A "Low Voltage Diffrential Signal" (LVDS), que em português significa Sinal Diferencial de Baixa Voltagem, conhecida também como norma TIA / EIA-644 é um padrão de sinalização de dados amplamente utilizada pela indústria, sendo aplicada nas mais diversas áreas, desde conexões seriais até alguns barramentos paralelos. É bom ressaltar que LVDS não é um protocolo de comunicação, mas sim um padrão de sinalização. Várias interfaces de comunicação podem utilizar o padrão LVDS, porém com protocolos de comunicação específicos, sendo a maioria baseados no modelo OSI.

O LVDS foi introduzido em 1994 e passou a integrar várias interfaces, entre elas:


→ FPD-Link: Sigla para “Flat Panel Display Link”, utilizado como conexão ponto-a-ponto de dados em TVs, monitores, notebooks, Tablets e Centrais Multimídia. A FDP-Link também pode ser utilizada como interface para prjetores DMD e 3LCD (porém é menos comum). Podem ser confeccionados cabos de até 5 metros;


→ RSDS: Sigla para "Reduce Swing Differential Signaling", utilizado como interface para conexão entre a placa T-Con e o Display nos televisores LCD, notebooks, tablets e também na conexão dos chips 3LCD ou DMD na placa lógica de um projetor. Sua diferença é que pode ser utilizado em forma de barramento, isto é, vários displays LCD "slave" ligados na mesma placa T-Con;


→ LDI e Open LDI: Sigla para “LVDS Display Interface”, utilizada em conexões externas para ligar computadores e DVDs em monitores e TVs. Podem ser confeccionados cabos de até 10 metros;


→ Câmera Link: Conexão ponto-a-ponto projetado para aplicativos de visão computacional e baseado no chipset da National Semiconductor chamado Channel Link, que usa LVDS. O Camera Link padroniza interfaces de vídeo para produtos científicos e industriais, incluindo câmeras, cabos e captadores de quadros. A Automated Imaging Association (AIA) mantém e administra o padrão porque é o grupo comercial global da indústria no setor;


→ SATA: Sigla para “Serial Advanced Technology Attachment”, que utiliza dois pares diferenciais de dados com o padrão de sinalização LVDS. Para ver o artigo do HC sobre SATA, CLIQUE AQUI!;


→ FireWire: Interface criada pela Apple e que também utiliza a sinalização LVDS para transferência de dados;


→ HyperTransport: Interface de comunicação criada por um consórcio de multinacionais, sendo sua utilização mais famosa nos processadores da AMD. Para ver o artigo do HC sobre o hyperTransport, CLIQUE AQUI!;


→ SCSI: Sigla para “Small Computer System Interface", que na versão SCSI Ultra2 e posteriores já incluía um padrão de sinalização LVDS;


→ PCI Express: Sigla para “Peripheral Component Interconnect Express”, que utiliza o padrão de sinalização LVDS. Para ver os artigos sobre o PCI Express CLIQUE AQUI!, CLIQUE AQUI! e CLIQUE AQUI!


O nome “Differential” vem justamente do fato de que os sinais são transmitidos em modo diferencial (tensões opostas ou fases opostas nos condutores), o que aumenta a imunidade à interferências externas.

Nesse sistema, o transmissor injeta um sinal na linha de transmissão, que em sua versão típica consiste numa corrente elétrica de 3,5 mA, com a direção da corrente determinando o nível lógico digital (0 ou 1). A corrente passa através de um resistor de 100 a 120 Ω (combinado com a impedância característica do cabo para reduzir reflexos) no circuito receptor e, em seguida, retorna na direção oposta por meio do outro fio, gerando assim um sinal diferencial de aproximadamente 350 mV (também deve ser considerada a resistência do fio entre o transmissor e o receptor).

Enquanto houver um forte acoplamento de campo elétrico e magnético entre os dois fios, o LVDS reduz a geração de ruído eletromagnético. Essa redução de ruído se deve ao fluxo de corrente igual e oposto nos dois fios, criando campos eletromagnéticos iguais e opostos que tendem a se cancelar. Além disso, os fios de transmissão fortemente acoplados reduzirão a suscetibilidade à interferência de ruído eletromagnético porque o ruído afetará igualmente cada fio e aparecerá apenas como um ruído de modo comum. O receptor LVDS não é afetado pelo ruído do modo comum pois ele detecta a tensão diferencial, que não é afetada pelas mudanças de tensão do modo comum.

O receptor compara / sensoria a polaridade do sinal, gerando assim os níveis lógicos 0 ou 1 que correspondem à informação transmitida. Este sistema opera no modo de elo de corrente ou "current loop". O diagrama básico de um lane LVDS:

Diagrama 11 - Circuito LVDS básico


Um ponto importante a ser considerado nesse circuito é que a corrente elétrica muito baixa também contribui para uma interferência eletromagnética (EMI) demasiadamente baixa, consequentemente há menos corrupção de dados durante a transmissão.


Observe abaixo um circuito típico de saída LVDS:

Diagrama 12 - Um circuito de driver de saída LVDS


Agora, um circuito típico para uma entrada LVDS:

Diagrama 13 - Um circuito de driver de entrada LVDS


Perceba que a inclusão do resistor de 100 Ohms diretamente no circuito do chip não é obrigatório. Em sistemas da Texas instruments ele é colocado na PCB, no entanto, outros fabricantes podem incluir ele diretamente no die (sendo também considerada uma On-Die Termination / On-Chip Termination, igual ocorre nas RAMs DDR2 e superiores), além de, por uma questão de impedância e ruído da linha de transmissão, adicionar dois capacitores de desacoplamento para cada pista na PCB. Estes caps são posicionados em série entre emissor e receptor, como ocorre em conexões PCI Express:

Imagem 3 - Cada par diferencial possui dois caps de desacoplamento


O fato de o transmissor LVDS consumir uma corrente constante também exige muito menos do desacoplamento da fonte de alimentação e, portanto, produz menos interferência nas linhas de alimentação e aterramento do circuito de transmissão. Isso reduz ou elimina fenômenos como o "Ground Bounce", que são tipicamente vistos em linhas de transmissão terminadas em uma única extremidade, onde níveis lógicos altos e baixos consomem correntes diferentes, ou em linhas de transmissão não terminadas, onde uma corrente aparece abruptamente durante a comutação.

No modo comum, a tensão do sinal é da ordem de 1,25 V, o que também possibilita a alimentação dos circuitos transmissores e dos circuito receptores com tensões muito baixas. Pela corrente e tensão elétrica serem muito baixas, esse sistema se caracteriza também por um baixo consumo de energia, tipicamente de 1,2 mW no resistor de carga e da mesma ordem no restante do circuito.

Além disso, existem variações de LVDS que usam uma tensão de modo comum mais baixa. Um exemplo é o Sub-LVDS (introduzido pela Nokia em 2004), que usa tensão de modo comum típica de 0,9 V. Outra é a sinalização escalonável de baixa tensão para 400 mV (SLVS-400) especificada pela JEDEC JESD8-13 de Outubro de 2001, onde a fonte de alimentação pode ser tão baixa quanto 800 mV e a tensão de modo comum é de cerca de 400 mV.

A baixa tensão diferencial, cerca de 350 mV, faz com que o LVDS consuma muito pouca energia em comparação com outras tecnologias de sinalização. Na tensão de alimentação de 2,5 V, a energia para conduzir 3,5 mA torna-se 8,75 mW, em comparação com os 90 mW dissipados pelo resistor de carga para um sinal de interface RS-422.


O LVDS possui concorrência: o Fairchild Current Transfer Logic Serial I/O.

CURIOSIDADE: Os dispositivos para conversão entre dados seriais e paralelos são o serializador e o desserializador, abreviados para SerDes quando os dois dispositivos estão contidos em um circuito integrado. Veja a imagem abaixo:

Imagem 4


Um circuito adaptador PATA para SATA possui um SerDes para transferir os dados do barramento IDE para a conexão Serial ATA. Outro exemplo seria uma placa PCI com saídas USB: um SerDes faz a comunicação entre o barramento PCI e a(s) porta(s) USB.


Interfaces que utilizam o padrão de sinalização LVDS podem ser paralelas ou seriais. Como exemplo, o FPD-Link usa LVDS em uma combinação de comunicações serializadas e paralelas. O FPD-Link original projetado para vídeo RGB de 18 bits tem 3 pares diferenciais de dados paralelos e um par de clock, portanto, este é um esquema de comunicação paralelo. No entanto, cada um dos 3 pares transfere 7 bits serializados durante cada ciclo de clock. Isso significa que os pares paralelos FPD-Link transportam dados serializados, mas usam um único sinal de clock para enviar, receber e sincronizar os dados. Veja este exemplo desenhado abaixo:

Imagem 5


O HyperTransport é outro exemplo de conexão ponto-a-ponto, que nos processadores AMD utiliza 16 pares diferenciais para envio / 16 para recebimento e cada um destes conjuntos de pares possui 2 pares diferenciais de clock e 2 pares diferencias para sinais de controle. Outras aplicações do HyperTransport seguem esta mesma lógica.


As comunicações de dados seriais também podem incorporar clock ao fluxo de dados. Isso elimina a necessidade de um par diferencial exclusivo para clock para sincronizar os dados. Existem vários métodos para incorporar clock em um fluxo de dados. Um método é inserir 2 bits extras no fluxo de dados (sendo um bit de início e um bit de parada) para impedir a repetição de sequencias repetidas de uns ou sequencias repetidas de zeros e imitar um sinal de clock. Outros exemplos de métodos para imitar o sinal de clock são os sistemas de codificação 8b / 10b e a 128b / 130b. Exemplos de conexões assíncronas são a SATA e USB 1.0 / 2.0.


Resumindo:

→ Vários pares diferenciais + um par diferencial para o sinal de clock: conexão paralela;

→ Vários pares diferencias independentes, sem sinal de clock separado: conexão serial.

→ Sinal de clock incorporado ao fluxo de dados: conexão assíncrona;

→ Sinal de clock separado do fluxo de dados: conexão síncrona.


CURIOSIDADE: O padrão LVDS original previa apenas conduzir um sinal digital de um transmissor para um receptor em uma topologia ponto-a-ponto. No entanto, os engenheiros que usaram os primeiros produtos LVDS logo quiseram acionar vários receptores com um único transmissor em uma topologia multiponto. Como resultado, a National Semiconductor inventou o BusLVDS (BLVDS) como a primeira variação de LVDS projetada para acionar vários receptores LVDS.

Esta variação do LVDS utiliza resistores de terminação em cada extremidade da linha de transmissão diferencial para manter a integridade do sinal. A terminação dupla é necessária porque é possível ter um ou mais transmissores no centro do barramento direcionando os sinais para os receptores em ambas as direções. A diferença entre transmissores LVDS padrão e o BusLVDS era aumentar a saída de corrente para acionar os resistores de terminação múltiplos. Além disso, os transmissores precisam tolerar a possibilidade de outros transmissores utilizarem simultaneamente o mesmo barramento. Esta tecnologia pode ser equiparada a um barramento de dados, pois possui vários dispositivos interligados na mesma conexão.

BusLVDS e LVDM (pela Texas Instruments) são padrões LVDS multiponto. Existe também o padrão RSDS, especificado pela National Semiconductor, que é usado quase de forma exclusiva pra ligar placas T-Con à displays LCD.


CURIOSIDADE: A forma atual do LVDS foi precedida por um padrão anterior iniciado em Scalable Coherent Interconnect (SCI). SCI-LVDS era um subconjunto da família de padrões SCI e especificado no padrão IEEE1596.3 1995. O comitê SCI projetou o LVDS para interconectar sistemas de multiprocessamento com uma interface de alta velocidade e baixa potência para substituir a lógica acoplada por emissor positivo (PECL).


Sinalização CML


CML significa Current Mode Logic e é uma alternativa ao LVDS. Assim como o LVDS, o CML funciona no modo diferencial.


A utilização mais famosa da lógica de modo de corrente é:

→ TMDS: Sigla para “Transition-Minimized Differential Signaling”, utiliza o padrão de sinalização CML (Current Mode Logic), formando as interfaces de comunicação de vídeo DVI (Digital Video interface) e de vídeo e áudio HDMI (High Definition Multimedia Interface).


CURIOSIDADE: O que torna o TMDS diferente do CML é que além do sistema de sinalização (drivers de entrada e saída) existe um sistema de codificação dos dados que transforma um conjunto de 8 bits em 10 bits para minimizar interferências e, consequentemente, corrupção de dados durante a transmissão.

Diagrama 14 - O que o TMDS possui de diferente em relação ao CML


O CML é frequentemente usado em interfaces para componentes de fibra óptica. Além disso, o CML tem sido amplamente utilizado em sistemas integrados de alta velocidade, como sistemas de telecomunicações, tais como transceptores de dados seriais e sintetizadores de frequência.


Abaixo, o circuito clássico para uma saída CML:

Diagrama 15


Na sequência, o circuito clássico de uma entrada CML:

Diagrama 16


Para ver os níveis de tensão de operação da CML, volte pra Tabela 1 e Imagem 2 e compare com as outras tecnologias.

A operação rápida dos circuitos CML é principalmente devido à sua menor oscilação de tensão de saída em comparação com os circuitos CMOS estáticos, bem como a comutação de corrente muito rápida que ocorre nos transistores do par diferencial de entrada. Um dos requisitos primários de um circuito lógico de modo de corrente é que o transistor de polarização de corrente deve permanecer na região de saturação para manter uma corrente constante.

Um par diferencial CML geralmente possui uma terminação resistiva com dois resistores de 50 Ω cada (ligação em Pull-Up). Veja imagem abaixo:

Diagrama 17


O CML foi usado em aplicações de ultra-baixo consumo de energia. Estudos mostram que, embora a corrente de fuga em circuitos CMOS estáticos convencionais esteja se tornando um grande desafio na redução da dissipação de energia, um bom controle do consumo de corrente CML os torna um candidato muito bom para uso de energia extremamente baixo. Na sinalização conhecida como "Sublimiar Current Logic" (SCL ou STSCL), o consumo de corrente de cada porta pode ser reduzido a algumas dezenas de picoampéres.


Sinalização VML


VML significa "Voltage Mode Logic" e é uma alternativa ao CML. Também opera no modo de par diferencial unidirecional, com um emissor e um receptor.

Abaixo, o circuito clássico para uma saída CML:

Diagrama 18


Na sequência, o circuito clássico de uma entrada CML:

Diagrama 19


Os drivers VML têm a vantagem de não precisar de resistores Pull-Up ou Pull-Down, pois eles têm transistores PMOS e NMOS adicionais em suas estruturas de saída que conduzem ambas as bordas de subida e descida. Isso simplifica o layout da placa. Tudo o que é necessário é um diferencial feito por um resistor no receptor (semelhante ao LVDS). Veja imagem abaixo:

Diagrama 20


Essa configuração de terminação é adequada se não houver distorção diferencial ou ruído de modo comum. No entanto, na maioria das situações, há alguma distorção diferencial ou ruído de modo comum e portanto, a construção a seguir pode ser mais apropriada:

Diagrama 21

O Resumo do LVDS, CML, VML e LVPECL


Todas estas interfaces operam com os seguintes níveis de tensão:

Tabela 3 - Informações extraídas de um PDF da Texas Instruments


Transformando a Tabela 2 em um diagrama, podemos ter os seguintes sinais:

Gráfico 2


Mais detalhes...


Para saber mais sobre o assunto, recomendo a leitura do PDF abaixo:

LVDS e afins
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É um informativo da Texas Instruments com o resumo destes padrões de sinalização.

As transmissões em sinalização LVDS, CML, VML e LVPECL requerem menos fios, pois podem trabalhar com uma taxa de transferência muito maior, não é necessário que todos os pares tenham o mesmo comprimento e a comunicação é do tipo full-duplex, ou seja, um par para o envio de dados e outro par para a recepção, sem falar que (quase) não há interferência eletromagnética graças a técnica de cancelamento com pares diferenciais, também conhecida como espelhamento de sinal.

Em contra-partida, a sinalização SSTL permitiu que barramentos de dados conseguissem atingir taxas de transferência elevadíssimas e permanecessem aplicáveis até hoje.


CURIOSIDADE: Cada aglomerado de 4 fios (um par diferencial para transmissão e outro par para recepção de dados) é conhecido popularmente como "lane", que em português pode ser entendido como "pista". Vemos bastante o termo "lane" quando o assunto é PCI Express.


Em conexões ponto-a-ponto como a PCI Express e a SATA, por exemplo, há trilhas de aterramento entre os pares, para que desta forma seja reduzido o risco de interferências entre os pares diferenciais.

Uma das poucas conexões em série primitivas (lá dos anos 1960), a porta serial (conhecida como DE9 ou RS-232), não possuía a técnica de cancelamento, fazendo com que taxa de transferência fosse muito baixa, mais baixa que a taxa dos barramentos. Apenas com a chegada do LVDS nos anos 1990 que as conexões em série entraram em outro patamar.


CURIOSIDADE: Alguns exemplos de barramentos são o PCI (slot PCI), o ISA (slot ISA), o PATA (Conector IDE) e o AGP.

Imagem 6 - Um HD PATA com o cabo flat de 40 vias


Analise a Tabela 3 e veja o resumo abaixo:


Utilizam transistores bipolares:

→ TTL: Opera com 5 Volts e é utilizada em barramentos Half-Duplex SEM par diferencial;


→ LVTTL: Opera com 3,3 Volts e é utilizada em barramentos Half-Duplex SEM par diferencial;


→ PECL: Opera com 5 Volts e é utilizada em conexões seriais Full-Duplex com par diferencial;


→ LVPECL: Opera com 3,3 Volts e é utilizada em conexões seriais Full-Duplex com par diferencial;


Utilizam MOSFETs:

→ SSTL: Possui versões que operam com 3,3 V, 2,5 V, 1,8 V, 1,5 V, 1,35 v, 1,2 V e 1,1 V e é utilizada em barramentos Half-Dulplex SEM par diferencial;


→ CML / TMDS: Opera com aproximadamente 2 Volts e é utilizada em conexões seriais Full-Duplex com par diferencial;


→ VML: Opera com aproximadamente 1,7 Volts e é utilizada em conexões seriais Full-Duplex com par diferencial;


→ LVDS: Opera com aproximadamente 1,5 V e é utilizada em conexões seriais full-duplex com par diferencial.


OBSERVAÇÃO: É válido lembrar que existem interfaces que utilizam pares diferenciais com as tecnologias destacadas neste artigo e são do tipo Half-Duplex. Um bom exemplo disso é a interface USB na versão 1.0 e 2.0, que estabelece a comunicação bidirecional por apenas um par diferencial.

Este artigo é a base pra entender a maioria das conexões ponto-a-ponto atuais, bem como os antigos barramentos. Com o tempo ele será atualizado com mais informações a respeito delas e links de outros artigos relacionados.


Se você quer dar uma sugestão ou relatar um erro qualquer envie um e-mail para harwdarecentrallr@gmail.com.

 

FONTES e CRÉDITOS

Imagens, textos e desenhos: Leonardo Ritter

Fontes: Databook do socket AM, 939 e 754; documentação técnica dos slots PCI e PCI Express; Clube do Hardware; Bóson Treinamentos; Instituto Newton C. Braga; Renesas; Texas Instruments e Wikipedia (somente artigos com fontes verificadas!).

Última atualização: 07 de Agosto de 2022.

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