O Passado - SDRAM SDR (o divisor de águas)
- Drano Rauteon
- 1 de jun.
- 16 min de leitura
Durante um curto perído de tempo, no 'espaço' entre o padrão EDO e o primeiro DDR, surgiram as primeiras memórias SDRAM, cujo nome não muito popular era SDR, sigla para Single Data Rate (Taxa de transferência Única), em oposição ao mais moderno DDR (Double Data Rate, em português Dupla Taxa de Transferência).
Imagem 1 - Uma memória SDR garimpada em lixo eletrônico apenas para ilustrar o texto
Devido à ser o primeiro padrão comercial síncrono (Syncronous Dynamic Random Access Memory) e ao seu curto período de vida, o nome SDR não colou e foi criada esta interpretação que pode vir a ser confusa. Todas as memórias DDR também são síncronas, isto é, SDRAM, ao mesmo ponto que os padrões anteriores ao SDR são assíncronos (Asynchronous Dynamic Random Access Memory), ou seja, o SDR foi um divisor de águas.
Panorama geral
O Padrão SDR já traz uma arquitetura muito semelhante ao primeiro DDR, e podemos notar isso no encapsulamento dos chips e no formato do 'pente', se diferenciando pela organização dos pinos do slot:
Tabela 1 - Note a similaridade com as memórias RAM DDR
CURIOSIDADE: No final da década de 1990, surgiram pentes de memória de 168 vias com o padrão EDO, entretanto, com um design de ciruito bastante diferente e uma tensão de trabalho de 5 Volts. Entretanto, pra evitar problemas, um sistema anti-burro foi criado mudando sensívelmente o recorte de uma das chaves do soquete:
Imagem 2 - Note que as memórias SDR possuem o recorte da segunda chave ao centro
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Esta foi uma das primeiras interfaces de RAM a suportar um sistema de detecção de presença dinâmica, isto é, uma memória EEPROM com interface SMBus embutida no módulo, capaz de informar ao BIOS da placa-mãe as especificações técnicas da peça (marca, modelo, lote, revisão, latências, capacidade, data de fabricação e etc.).
CMOS com lógica LVTTL
Apesar da semelhança com o DDR em vários aspectos, o barramento que liga a memória até o controlador, bem como circuitos de clock, endereçamento e afins ainda utilizam-se da lógica LVTTL (Low Level Transistor Logic), que se diferencia do TTL comum por usar tensões de 3,3 Volts, e não mais os 5 Volts tradicionais.
Complemento 1 - O padrão SDR e seu comum sistema de transistor bipolar em conjunto com os circuitos CMOS
Um circuito "100% CMOS" só veio com a lógica SSTL (Series Stub Termination Logic), implementada pela primeira vez no DDR de primeira geração, e isso significa que o SDR também não possui terminações resistivas. Observe a seguinte imagem:
Imagem 3 - Uma placa-mãe PC Chips com um chipset VIA GRA portando um canal SDR e três slots de 168 vias cada
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Ausência do DQS e surgimento do Data Mask
Nesta concepção não foram incluídos também os sinais estroboscópicos (conhecidos como "DQS" no DDR ou "#Frame" nos demais barramentos paralelos) para a validação dos sinais transmitidos nas linhas de dados "DQ". Além do mais, as linhas DQS são aplicadas com a tecnologia de par de cancelamento (DQS e DQS#), para se atenuar interferências. Muito disso se deve a ainda baixa frequência de operação no padrão SDR, o que não exigia sistemas avançados de redundância e detecção de erros para evitar 'tropeços' nos fluxos de bits.
Veja, enquanto o DDR de primeira geração de desempenho mais baixo ainda opera com 100 Mhz e dois bits por ciclo, o SDR em suas versões de topo opera com um máximo 200 Mhz e um bit por ciclo.
Permitir que determinados dados sejam arbitrariamente incluídos ou excluídos de ajustes e outras operações é uma facilidade que permite muita flexibilidade no processo de análise de dados. Pontos de dados não necessários podem ser excluídos das operações de forma mais simples. E como estamos falando de uma bateria de chips, muitas vezes torna-se necessário o mascaramento de Bytes em determinados endereços de memória, sendo esta a utilidade das linhas denominadas "DQMB".
Por padrão, cada conjunto de 8 trilhas (que transportam um Byte) possui uma linha de mascaramento de dados.
Tabela 2 - "DQM em HIGH é um sinal de máscara de entrada para acessos de gravação e um sinal de habilitação de saída para acessos de leitura. Os dados de entrada são mascarados durante um ciclo de ESCRITA. Os buffers de saída são colocados em um estado High-Z (latência de dois clocks) durante um ciclo de LEITURA"
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Assim como no padrão EDO com 'pente' de 168 vias, o SDR implementava um bit de paridade (CB0 ~ CB7, denominado ECC 72) para cada Byte e o Check Bit (CB8 ~ CB15, denominado ECC 80) para cada Byte também.
Perceba na tabela de pinos do slot que conjuntos de quatro, cinco ou seis linhas de dados / controle / endereços estão 'cercadas' por um GND e um VDD, cuja função é atenuar a interferência eletromagnética (EMI) numa tentativa de manter a integridade dos dados, apesar da baixa frequência do sinal. Essa concepção é comum em muitos barramentos.
Clocks, Endereçamento e Gravação / Leitura
O padrão SDR também conta com 13 linhas de endereço, assim como o EDO e o DDR de primeira geração. Já as linhas de controle contemplam apenas um /WE, um /CAS e um /RAS, característico das novas gerações, que se utilizam do /CS (Chip Select) e BA (Bank Address) para gravar ou ler os dados nas matrizes de memória.
As quatro linhas de Clock (CK0 ~ CK3) são comandadas pelo CKE0 e CKE1, que quando estão em HIGH validam o sinal de sincronismo que rege a comunicação. Em suma, o funcionamento é analogo ao padrão DDR também.
Tabela 3 - Segundo a Alliance Memory, a linha de endereço A10 também suporta o comando Auto PRECHARGE, característico do padrão DDR
Um rudimentar Mode Register também foi implementado no padrão SDR:
Tabela 4 - Como funciona o Mode Register do padrão SDR
O registro de modo designa o modo de operação no ciclo de leitura ou gravação. Este registro é dividido em 4 campos:
-> Um campo de comprimento para definir o comprimento da rajada;
-> Um bit de seleção de endereçamento para programar a sequência de acesso à coluna em um ciclo de rajada (intercalado ou sequencial);
-> Um campo de latência CAS para definir o tempo de acesso no ciclo de clock;
-> e um campo de modo de operação para diferenciar entre a operação normal (leitura de rajada e gravação de rajada) e um modo especial de leitura de rajada e gravação única.
A operação de configuração do modo deve ser feita antes de qualquer comando de ativação após a inicialização. Qualquer conteúdo do registro de modo pode ser alterado reexecutando o comando 'mode set'. Todos os bancos devem estar em estado pré-carregado e o CKE deve estar alto pelo menos um clock antes da operação de configuração do modo. Após o registro de modo ser definido, um comando Standby ou NOP é necessário. Sinais baixos de RAS, CAS e WE na borda positiva do clock ativam a operação de ajuste de modo. Os dados de entrada do endereço neste momento definem os parâmetros a serem definidos conforme mostrado na tabela acima.
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Os comandos usados na memórias síncronas
De uma forma simples, pdoemos resumir os comandos utilizados nas SDRAM SDR e DDR:
Tabela 5 - Os comandos utilizados em SDRAMs SDR e DDR
OBSERVAÇÃO: "CKE (n-1)" indica o valor aplicado na linha "CKE" no pulso de clock anterior, enquanto "CKE" indica o valor aplicado à respectiva linha no pulso de clock atual.
O comando "SELF REFRESH exit" possui dois modos de ativação.
A letra "X" repsenta qualquer valor (ou 0 ou 1, tanto faz).
O bit 0 pode ser representado por "LOW" nos datasheets, enquanto o bit "1" pode ser represetado por "HIGH" nos datasheets.
Existem vários outros comandos, obviamente, como é caso das SDRAM DDR4, onde o pino A16, A15 e A14 ora servem pra aplicar endereços, ora pra formar comandos específicos, da mesma forma que o pino A10 sempre serviu como comando de precharge desde as SDR até as DDR5 atuais. A conversa fica ainda mais complexa quando entramos no supracitado Mode Register.
A explicação dos comandos listados na tabela:
-> DESELECT (DES): O chip de memória é desconectado do barramento;
-> NO OPERATION (NOP): A memória está conectada, mas sem operar;
-> ACTIVATE (ACT): Abre uma linha para um comando READ ou WRITE;
-> READ (RD): Lê o valor de uma célula na respectiva matriz;
-> READ com autoprecharge (RDAP): Lê o valor de uma célula e fecha a linha;
-> WRITE (WR): Grava um bit em uma célula;
-> WRITE com autoprecharge (WRAP): Grava o valor m uma célula e fecha a linha;
-> PRECHARGE (PRE): Fecha a linha atual no respectivo banco;
-> PRECHARGE all (PREA): Fecha a linha atual em todos os bancos;
-> BURST TERMINATE (BST): Encerra o modo rajada. Presente somante no padrão SDR e DDR!;
-> AUTO REFRESH (REFA) ou REFRESH (REF): Efetua um ciclo de Refresh nas matrizes;
-> SELF REFRESH entry (REFS): Faz a memória entrar em modo de enconomia de energia, retendo os dados quando as demais peças estão desligadas (suspender), onde a fonte de alimentação mantém os 'pentes' ligados, ficando a cargo de um temporizador dentro de cada chip manter o REFRESH das matrizes de capacitores;
-> SELF REFRESH exit (REFSX): Sai do modo de econimia de energia;
-> LOAD MODE (LM) e MODE REGISTER (MRS): Configuração de memória.
Temporizações
Foi a partir da chegada das memórias síncronas que a temporização começou a ser levada em conta pelos usuários mais entusiastas de informática, embora tais parâmetros de desempenho sempre existiram, servindo para nós como forma de observar a 'agilidade' da memória em manipular dados.
As temporizações nos são apresentadas no seguinte formato, em geral:
CL - tRCD - tRP - tRAS - CMD
Onde:
-> CL (CAS Latency): É o tempo (medido em ciclos de clock) que leva desde o comando de leitura até o momento em que os primeiros dados são disponibilizados na saída da memória.
Importância: Um CL menor significa que a memória responde mais rapidamente aos comandos de leitura, melhorando o desempenho em tarefas que exigem acesso frequente aos dados.
Vale lembrar que a partir do padrão DDR2, CL é somado com o parâmetro AL (Additive Latency). Comumente AL é colocado em zero, logo a latência de leitura geralemnte equivale ao CL;
-> tRCD (Row to Column Delay): Trata-se do intervalo de tempo necessário entre a ativação de uma linha (RAS – Row Address Strobe) e o acesso à coluna (CAS – Column Address Strobe) dessa mesma linha.
Importância: Esse tempo garante que, após a ativação da linha, os sinais internos da célula de memória estejam devidamente estabilizados e prontos para uma operação de leitura ou escrita na coluna;
-> tRP (Row Precharge Time): É o tempo mínimo necessário para desativar ou “precarregar” uma linha antes que outra linha possa ser ativada.
Importância: Este período assegura que os níveis de tensão das células de memória sejam restaurados ao estado adequado, permitindo que a nova linha seja corretamente ativada e lida sem interferências da operação anterior
No caso dos comandos "READ com auto precharge" e "WRITE com auto precharge", tRP é contado a partir do pulso de clock seguinte ao comando;
-> tRAS (Row Active Time): Representa o período mínimo entre um comando ACTIVATE (ACT, após ter sido acionada pelo comando RAS) até que o próximo comando de leitura, escrita ou pré-carga (RP) possa ser emitido.
Importância: Garantir que a linha permaneça ativa por pelo menos esse tempo é crucial para que todos os dados sejam corretamente acessados ou escritos antes que a linha seja desativada;
-> CMD (Command Rate ou Command Delay): Esse parâmetro indica o intervalo mínimo (em termos de ciclos de clock) que deve ocorrer entre comandos consecutivos enviados pelo controlador de memória. Muitas vezes, ele é representado como 1T ou 2T, onde “T” equivale a um ciclo de clock.
Importância: Um CMD mais baixo (por exemplo, 1T) permite uma comunicação mais rápida com a memória, mas pode exigir um controle mais preciso por parte do controlador. Já um CMD de 2T pode acrescentar uma margem extra de segurança na comunicação, principalmente em sistemas que não trabalham em condições ideais de estabilidade.
Um diagrama de blocos do padrão SDR pode ser visto abaixo:
Diagrama 1 - Note a organização e tamanho dos bancos. Há bastante similaridade com o padrão DDR
Desde o início, as memórias RAM, sejam assíncronas ou síncronas continuam usando a mesma concepção de células de memória. No exemplo abaixo, vemos uma matriz com 16 células, capaz de armazenar 16 bits, apenas como exemplo:
Diagrama 2 - Como funciona uma memória RAM dinâmica. Cada célula é composta por um MOSFET e um capacitor. Créditos: BIT IS MYTH
Apesar do padrão FPM, EDO e SDR usarem um barramento formado por lógica TTL ou LVTTL, isto é, circuitos compostos por transistores BJT, todo o circuito restante do chip é constituido por MOSFETs.
O esquema acima é bem simplificado. Essencialmente temos que fornecer o “endereço” da linha e da coluna onde um capacitor se encontra na matriz. Ele é carregado (escrita) ou “lido” através de um pequeno transístor. Infelizmente, a carga destes capacitores rapidamente decaem e ai é que entra o processo de “refresh”. As memórias DRAM precisam ser relembradas o tempo todo, funcionando assim desde sua criação, em meados de 1968 (invenção da IBM).
Embora o circuito seja mais simples e há a desvantagem da lentidão (carga e descarga controlada de capacitores implicam em “constantes de tempo”), ele é bem mais barato e fácil de ser construído. Dando uma olhada na topografia de um DIE de uma DRAM genérica, vemos algo mais ou menos assim:
Imagem 4 - Essas áreas cinzentas, no meio do DIE, são aqueles pequenos FETs e capacitores. O resto do circuito correspondem à decodificação das linhas e colunas, bem como o condicionamento do sinais para leitura/escrita/refresh. Créditos: BIT IS MYTH
CURIOSIDADE: Pra efeito de comparação, precisamos de 10 portas lógicas para o armazenamento de apenas 1 bit usando um único flip-flop tipo D. Num PC atual, com no mínimo 8 GiB de RAM, precisaríamos de uns 68 bilhões de flip-flops tipo D, com 10 portas lógicas cada um e, com cada porta tendo uns 8 transístores (em média), ou seja, apenas para a memória do sistema teríamos 5,5 trilhões de transístores. O circuito ficaria enorme e muito caro, tornando-se não comercializável!
O padrão SDR era muito comum nas versões PC66 (66 Mhz, 15 ms), PC100 (!00 Mhz, 10 ms) e PC133 (133 Mhz, 7,5 ms) definidas pela JEDEC, embora xistam raros módulos de 200 Mhz que não fizeram muito sucesso, já que o padrão DDR-200 se consolidou logo depois. Também é possível encontrar chips SDR que operam com 143 e até mesmo 166 Mhz.
Num exmeplo prático, um DIMM SDRAM de 512 MB pode ser composto por oito ou nove chips SDRAM, cada um contendo 64 MB de armazenamento e contribuindo com 8 bits para a largura de 64 ou 72 bits do DIMM. Um chip SDRAM típico de 64 MB contém internamente quatro bancos de memória independentes de 16 MB. Cada banco é uma matriz de 8.192 linhas de 16.384 bits cada (2.048 colunas de 8 bits). Um banco está ocioso, ativo ou alternando entre eles.
O comando ACTIVE ativa um banco ocioso. Ele apresenta um endereço de banco de dois bits (BA0–BA1) e um endereço de linha de 13 bits (A0–A12) e causa uma leitura dessa linha no conjunto de todos os 16.384 amplificadores de detecção de coluna do banco. Isso também é conhecido como "abertura" da linha. Essa operação tem o efeito colateral de atualizar as células de armazenamento de memória dinâmica (capacitiva) dessa linha.
Uma vez que a linha tenha sido ativada ou "aberta", comandos de leitura e escrita são possíveis para essa linha. A ativação requer um tempo mínimo, chamado de atraso linha-coluna, ou tRCD, antes que leituras ou escritas possam ocorrer. Esse tempo, arredondado para o múltiplo mais próximo do período de clock, especifica o número mínimo de ciclos de espera entre um comando ativo e um comando de leitura ou escrita. Durante esses ciclos de espera, comandos adicionais podem ser enviados para outros bancos, pois cada banco opera de forma totalmente independente.
Tanto os comandos de leitura quanto de gravação excluem um endereço de coluna. Como cada chip acessa oito bits de dados por vez, há 2.048 endereços de coluna possíveis, exigindo apenas 11 linhas de endereço (A0–A9, A11).
Quando um comando de leitura é emitido, a SDRAM produzirá os dados de saída correspondentes nas linhas DQ em tempo para a borda ascendente do clock, alguns ciclos de clock depois, dependendo da latência CAS configurada. As palavras subsequentes do burst serão produzidas em tempo para as bordas ascendentes do clock subsequentes.
Um comando de gravação é acompanhado pelos dados a serem gravados, enviados para as linhas DQ durante a transição mesma ascendente do clock. É dever do controlador de memória garantir que a SDRAM não esteja enviando dados de leitura para as linhas DQ ao mesmo tempo em que precisa enviar dados de gravação para essas linhas. Isso pode ser feito aguardando o término de uma rajada de leitura, encerrando uma rajada de leitura ou usando a linha de controle DQM.
Quando o controlador de memória precisa acessar uma linha diferente, ele deve primeiro retornar os amplificadores de detecção desse banco para um estado ocioso, prontos para detectar a próxima linha. Isso é conhecido como uma operação de "pré-carga" ou "fechamento" da linha. Uma pré-carga pode ser comandada explicitamente ou pode ser executada automaticamente ao final de uma operação de leitura ou gravação. Novamente, há um tempo mínimo, o atraso de pré-carga da linha, tRP, que deve transcorrer antes que a linha seja totalmente "fechada" e, portanto, o banco fique ocioso para receber outro comando de ativação naquele banco.
Embora a atualização de uma linha seja um efeito colateral automático de ativação, há um tempo mínimo para que isso aconteça, o que requer um tempo mínimo de acesso à linha t (atraso RAS) entre um comando ativo que abre uma linha e o comando de pré-carga correspondente que a data. Esse limite geralmente é ofuscado pelos comandos de leitura e gravação desejada na linha, portanto, seu valor tem pouco efeito no desempenho típico.
O comando NOP (NO Operation) é sempre permitido, enquanto o comando "Load Mode Register" requer que todos os bancos estejam ociosos e um atraso posterior para que as alterações entrem em vigor. O comando AUTO REFRESH também exige que todos os bancos estejam ociosos e levem um tempo de ciclo de atualização do RFC para retornar o chip ao estado ocioso. (Este tempo é geralmente igual a RCD + t RP). O único outro comando permitido em um banco ocioso é o comando "ACTIVE". Isto leva, como mencionado acima, o RCD antes que a linha esteja totalmente aberta e possa aceitar comandos de leitura e gravação.
Quando um banco está aberto, são permitidos quatro comandos: leitura, gravação, término de rajada e pré-carga. Os comandos de leitura e gravação iniciam rajadas, podendo ser interrompidos pelos comandos seguintes.
Modos de atualização
Segundo a Alliance Memory, o SDR possui dois modos de atualização: Auto Refresh e Self Refresh.
A Auto Refresh é semelhante à atualização CAS-before-RAS das ADRAMs convencionais. Todos os bancos devem ser pré-carregados antes de aplicar qualquer modo de atualização. Um contador de endereços no chip incrementa os endereços de word e do banco, e nenhuma informação do banco é necessária para ambos os modos de atualização.
O chip entra no modo de atualização automática quando /RAS e /CAS são mantidos em LOW e CKE e /WE em HIGH, em um ciclo de clock. O modo restaura a linha de words após a atualização e nenhum comando externo de pré-carga é necessário. Um tempo tRC minimo é necessário entre duas atualizações automáticas em um modo de atualização em rajada. A mesma regra se aplica a qualquer comando de acesso após a operação de atualização automática.
O chip possui um temporizador integrado e o modo de Self Refresh. Ele entra nesse modo quando /RAS, /CAS e CKE estão em nível LOW e /WE em nivel HIGH em um determinado momento do clock. Todos os sinais de controle externo, incluindo o clock, são desabilitados. Retornar o CKE para HIGH habilita o clock e inicia a operação de saída de atualização. Após o comando de saída, pelo menos um atraso de tRC é necessário antes de qualquer comando de acesso.
A Micron Technology informa algo semelhante:
A AUTO REFRESH é usada durante a operação normal da SDRAM e é análoga à atualização CAS#-BEFORE-RAS# (CBR) em ADRAMs convencionais. Este comando não é persistente, portanto deve ser emitido sempre que uma atualização for necessária. Todos os bancos ativos devem ser pré-carregados antes de emitir um comando de AUTO REFRESH, que não deve ser emitido até que o tRP mínimo seja atingido após o comando PRECHARGE.
O endereçamento é gerado pelo controlador de atualização interno. Isso torna os bits de endereço um “Don’t Care” durante um comando AUTO REFRESH. Independentemente da largura do dispositivo, a SDRAM de 256 Mb requer 8192 ciclos de ATUALIZAÇÃO AUTOMÁTICA a cada 64 ms (comercial e industrial) ou 16 ms (automotivo). Fornecer um comando AUTO REFRESH distribuído a cada 7,813 μs (comercial e industrial) ou 1,953 μs (automotivo) atenderá ao requisito de atualização e garantirá que cada linha seja atualizada. Como alternativa, os comandos 8192 AUTO REFRESH podem ser emitidos em uma rajada na taxa de ciclo mínima (tRFC), uma vez a cada 64 ms (comercial e industrial) ou 16 ms (automotivo).
O comando SELF REFRESH pode ser usado para reter dados na SDRAM, mesmo se o resto do sistema estiver desligado. No modo de autoatualização, a SDRAM retém dados sem clock externo.
O comando SELF REFRESH é iniciado como um comando AUTO REFRESH, exceto por ter o CKE está desabilitado (LOW). Após o comando SELF REFRESH ser registrado, todas as entradas para o SDRAM se tornam "Don't Care", com exceção do CKE, que deve permanecer LOW.
Depois que o modo de autoatualização é ativado, a SDRAM fornece seu próprio clock interno, fazendo com que ela execute seus próprios ciclos de ATUALIZAÇÃO AUTOMÁTICA. A SDRAM deve permanecer no modo de autoatualização por um período mínimo igual ao tRAS e pode permanecer no modo de autoatualização por um período indefinido além desse período.
O procedimento para sair da autoatualização requer uma sequência de comandos. Primeiro, o CLK deve ser estável (o clock estável é definido como um ciclo de sinal dentro das restrições de tempo especificadas para o pino do clock) antes do CKE voltar ao nível ALTO. Depois que CKE estiver em HIGH, o SDRAM deverá ter comandos NOP emitidos (no mínimo dois clocks) para tXSR pois o tempo é necessário para a conclusão de qualquer atualização interna em andamento.
Ao sair do modo de autoatualização, os comandos AUTO REFRESH devem ser emitidos nos intervalos especificados, pois tanto SELF REFRESH quanto AUTO REFRESH utilizam o contador de atualização de linha.
SDR e DDR na mesma placa-mãe
Dadas as semelhanças com o padrão DDR, durante um período de transição, surgiram no mercado placas-mãe de baixo desempenho com slots SDR e DDR conectadas no mesmo barramento de memória do chipset ponte-norte da placa-mãe. Isso permitia que você escolhesse ou usar o padrão mais antigo (SDR) ou usar o padrão mais novo da época (DDR), como vemos nesta velha placa-mãe Asus A7S266-VM/U2:
Imagem 5 - Uma velha placa-mãe Asus compatível tanto com DDR UDIMM quanto com SDR UDIMM
Como tais 'pentes' de 168 vias já suportavam um sistema de detecção de presença dinâmica (Serial Presence Detect, abreviado SPD), isto é, uma memória EEPROM com interface SMBus embutida no módulo, capaz de informar ao BIOS da placa-mãe as especificações técnicas da peça (marca, modelo, lote, revisão, latências, capacidade, data de fabricação e etc.), foi possível essa retrocompatibilidade, embora não seja possível instalar os dois padrões de memória em simultâneo devido às suas diferenças de clock, latência e alimentação elétrica (o DDR opera suas linhas de dados com sinalização e tensão seguindo o SSTL_2, enquanto o SDR usa o LVTTL). Isso significa que o chipset SiS 740 possui um controlador de RAM SDR e outro DDR, mas que utilizam o mesmo barramento de dados, comandos e endereços.
CURIOSIDADE: Quando um computador moderno comum é ligado, ele realiza um autoteste de inicialização (POST). Desde meados da década de 1990, esse processo inclui a configuração automática do hardware presente. O SPD é um recurso que permite ao computador saber qual memória está presente e quais temporizações usar para acessá-la.
Alguns computadores se adaptam às mudanças de hardware de forma totalmente automática. Na maioria dos casos, existe um procedimento opcional especial para acessar os parâmetros do BIOS, para visualizar e, potencialmente, fazer alterações nas configurações. Pode ser possível controlar como o computador usa os dados SPD da memória — para escolher configurações, modificar seletivamente os tempos de memória ou, possivelmente, substituir completamente os dados SPD.
Este artigo fez o elo entre os padrões FPM e EDO (ambos ADRAM) e os padrões DDR e QRD (ambos SDRAM) atuais, sendo de fundamental importância no entendimento do funcionamento dos sistemas FPM, EDO, SDR, DDR, LPDDR e GDDR.
Caso queira contribuir com mais informações ou correções, fique à vontade para entrar em contato conosco pelo e-mail hardwarecentrallr@gmail.com.
FONTES e CRÉDITOS:
Texto e Tabelas: Leonardo Ritter;
Fontes: Micron Technology; Alliance Memory; Pinouts.ru; Livro "Hardware" do Gabriel Torres (edição de 2022); BIT IS MYTH (sobre flip-flops e DRAMs): Wikipedia (Somente textos com fontes verificadas!).
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