• Leonardo Ritter

Hardware - O Clock e o PLL

Atualizado: 23 de Dez de 2020


Imagem 1 - Veja o PLL da marca ICS ao lado do slot PCI


Olá leitor! Hoje vamos falar sobre Clock! O responsável por determinar as velocidades de transferências e o ritmo de processamento de dados em circuito digitais.

Se você leu os artigos sobre eletrônica já sabe o que é frequência. Só pra relembrar:

"Frequência é quantidade de eventos repetitivos que ocorrem num determinado período de tempo. Um evento é chamado de ciclo. A unidade de medida para a frequência é Hertz. Usamos esta unidade de medida para medir a quantidade de ciclos em um período de tempo de 1 segundo."

Veja abaixo a tabela de prefixos e valores da unidade Hertz:

Tabela 1


Para acessar o artigo com mais detalhes sobre frequência, CLIQUE AQUI, e também CLIQUE AQUI!

Na eletrônica digital, clock e frequência são as mesmas coisas. Pra quem não sabe, clock significa relógio, em inglês. Esse termo foi utilizado para definir a frequência em circuitos digitais, onde "tantos dados" são enviados em um determinado período de tempo, "tantos dados" são processados em determinado período de tempo, ou seja, é como se fosse o relógio que rege a circulação de dados e o funcionamento de um circuito digital.

O clock é uma onda quadrada, mecânica e unidirecional, isto é, requer meios físicos para se propagar e em apenas uma direção. Veja a imagem abaixo:

Gráfico 1


Perceba que esta onda vai do nível zero ao nível alto, permanece um pouco no nível alto, desce ao nível zero e permanece um pouco no nível zero. Veja que isso aconteceu três vezes no período de um segundo, portanto o clock desta onda é de 3 Hertz.

Numa placa-mãe de desktop, notebook ou smartphone por exemplo, cada componente trabalha com uma frequência diferente e a comunicação entre eles também depende de um sinal de sincronismo para definir uma taxa de transferência de dados e o sincronismo entre o circuito do emissor e do receptor.

EXEMPLO 1

Nos computadores atuais, a CPU possui um controlador de memória RAM. É este controlador é responsável por gerar a frequência para que o módulo de memória funcione. No padrão DDR3, existem várias versões e a que vamos utilizar para exemplo é a DDR3 1600.

DDR significa "Double Data Rate" (Dupla Taxa de Transferência), portanto o clock real do padrão DDR3 1600 é 800 MHz. 800 Mega Hertz é igual a 800 milhões de ciclos por segundo. O controlador de memória gera 800 milhões de ciclos por segundo. A memória RAM recebe este sinal de clock e o utiliza para sincronizar os circuitos internos dos chips do módulo e também para sincronizar o a comunicação com o controlador.

Nas placas atuais, as transferências de informações entre o controlador e o módulo de memória é feita por 64 trilhas. O sinal de clock e mandado por uma outra trilha. Ao transferir 128 bits, será necessário apenas um ciclo de clock, pois cada trilha transfere 2 bits por ciclo. Suponha que em um determinado momento foi transferido 128 bits e em uma destas trilhas passou 2 bits de valor 1. Veja o gráfico abaixo:

Gráfico 2

Na parte de cima do gráfico é exibido um período de três ciclos de clock, já na parte de baixo do gráfico é exibido a transferência dos dois bits de valor "1" durante um ciclo.

EXEMPLO 2


Utilizando como base o exemplo anterior, se for transferido 256 bits por estes 64 canais será necessário dois ciclos de clock. Suponha em uma determinada trilha foi transferido os bits "1001". Veja o gráfico abaixo com a representação dessa transferência:

Gráfico 3

Observe que, foram monitorados três ciclos de clock. Na primeira metade do ciclo, o sinal está em nível alto e na segunda metade o sinal está em nível baixo. No segundo ciclo, o sinal está baixo na primeira metade e na segunda, o sinal está em nível alto.

Como que o controlador sabe que há um dado sendo enviado, seu tamanho exato e como que o módulo de memória sabe qual dado enviar?

O controlador registra tudo o que foi mandado para a memória, além disso ele cria endereços para cada parte da memória, assim o dado é mandado para um determinado endereço, e quando o controlador precisa desse dado, ele manda o endereço para o módulo de memória por trilhas de controle e, após uma determinada quantidade de ciclos de clock esses dados são devolvidos ao controlador. Isso é chamado de latência, ou seja, o tempo (quantidade de ciclos de clock) que a memória leva para buscar um dado nas matrizes de memória e mandar para o controlador. Será feito um artigo sobre memórias RAM futuramente, explicando tudo isso detalhadamente.

Na conexão HyperTransport utilizada em placas-mãe para CPU's AMD de socket PGA754, AM2, AM2+, AM3 e AM3+, são 16 caminhos para envio e 16 caminhos para recebimento de dados. Há também linhas de sinal de sincronismo (clock) e de controle. O HyperTransport também é DDR, ou seja, transfere 2 bits por ciclo de clock. No HT Link de 2600 MHz temos, na verdade, 5200 MegaTransferências por segundo, tanto no Upload quanto no Download de informações feitas entre processador e chip ponte.

Para saber mais sobre o HyperTransport, CLIQUE AQUI!

EXEMPLO 3


Suponha que, na trilha 0 de envio de dados para a CPU, está sendo transferido o código binário "01000111". Abaixo você tem o gráfico que representa esta transferência:

Gráfico 4

O HyperTransport, assim como todas as conexões de alta velocidade atuais, utiliza o sistema de sinalização LVDS para reduzir drasticamente erros devido a interferências eletromagnéticas durante as transferências.

Na primeira parte gráfico 4 estão representados quatro ciclos de clock. Na segunda parte do gráfico 4 está representadoa a transmissão do código "01000111" em forma de pulsos elétricos.

Para saber mais sobre LVDS e pares diferenciais, CLIQUE AQUI!


Para finalizar esta parte do assunto, clock é uma sequência de pulsos elétricos que ficam variando entre uma tensão próxima de 0 Volts e uma tensão mais acima, e esta variação ocorre de acordo com a frequência. Esta tensão mais acima pode variar entre cerca de 1 Volt para sistemas mais atuais (tipo as sinalizações LVDS e suas semelhantes) e cerca de 3 a 5 Volts para sistemas mais antigos (TTL e LVTTL).

O pulso elétrico que representa o nível zero (0) não pode ser de exatamente 0 Volts, pois isto equivale a um circuito aberto, isto é, desligado, sem alimentação elétrica alguma, portanto o nível zero pode ter valores mínimos entre 0,1 e 0,5 Volts (depende do circuito em questão, podendo ter até valores maiores).

É comum a aplicação de resistores em Pull-Up para manter o nível alto predominante ou resistores em Pull-Down para manter o nível baixo predominante. Ligando um resistor em Pull-Up, o circuito gerador de sinal de sincronismo fica responsável apenas por puxar o sinal para LOW (nível baixo), já com um resistor em Pull-Down o circuito fica responsável apenas por puxar o sinal para HIGH (nível alto). Exemplos disso são a interface I³C e SMBus, que mantém um resistor em Pull-Up tanto na linha de dados quanto na linha de clock. Outro exemplo de utilização de resistor Pull-Up é na interface PS/2 para mouses e teclados. Em breve farei um artigo mais detalhado sobre resistores em Pull-Up e Pull-Down.

Anteriormente, neste texto, estudamos a importância do clock nos circuitos digitais. Mas como será que este sinal é gerado em cada circuito da placa-mãe? Já se perguntou isso?

O PLL (Phase Locked Loop – Loop de Fase Bloqueada) é um circuito muito utilizado em sistemas digitais. Dentre suas várias funções, ele pode servir como um gerador de clock para sincronização de circuitos eletrônicos.


Não é apenas um cristal de quartzo o responsável por gerar clock num circuito digital. O sinal gerado por um cristal é muito baixo, na faixa dos kHz ou Mhz, porém o sinal de sincronismo requisitado por muitos circuitos é variável, multiplicável e supera a faixa dos Ghz. E é aí que entra o PLL. Num circuito deste contendo um PLL, o cristal serve apenas pra gerar o clock de referência.


O PLL consiste basicamente em um comparador de tensão, um filtro (podendo ser um filtro passa-baixa) e um oscilador controlado por tensão (VCO). Veja o diagrama de blocos básico para um PLL:

Diagrama 1 - A ideia básica de um loop de fase bloqueada


O comparador possui duas entradas:

→ Numa entrada está ligado o cristal, fornecendo uma frequência de referência;

→ Na outra entrada está ligado o VCO, fornecendo uma amostra do sinal gerado por ele;


Na saída do comparador temos como resultado a diferença entre o sinal do cristal e o sinal do VCO.


O sinal de saída do comparador alimenta o filtro, que é do tipo passa-baixa.


A saída do comparador (que está ligado no filtro) é utilizada para controlar a frequência que está saindo no VCO. Controlando a saída do VCO (que está ligado na entrada do comparador) temos então as duas entradas do comparador com a mesma frequência.


Quando as duas entradas do comparador passarem a ter a mesma frequência, o PLL estará em seu estado 'travado'.


Neste circuito apresentado no diagrama 1, o PLL vai gerar apenas a frequência do cristal. Se o cristal for de 100 kHz, então a saída do VCO será apenas 100 kHz.


Mas qual a função desse looping se a saída tem a mesma frequência do cristal?


Adicionando outros circuitos ao PLL, conseguimos alterar a frequência de saída pra valores extremamente altos se comparados com o cristal que gera o sinal de referência. É o que veremos na sequência deste texto.

Observe o diagrama 2:

Diagrama 2 - Adicionado ao circuito o divisor por 'n'


Perceba agora que, a saída do VCO, que está ligada numa das entradas do comparador possui um “divisor por 'n'” programável.

Suponha que o cristal de quartzo que gera o clock de referência seja de 100 kHz e o VCO opere com 100 Mhz. O divisor programável neste caso será 1000. Dividindo o sinal de 100 Mhz do VCO por 1000 obtém-se 100 kHz, que alimentará a outra entrada do comparador.

Se alterar o valor do divisor programável para 970, a amostra de sinal que chega numa das portas do comparador vai ser diferente do sinal de referência fornecido pelo cristal, consequentemente a saída do comparador irá mudar e o VCO vai passar a operar com 97 Mhz ao invés de 100 Mhz.

Em uma aplicação prática, cada entrada do comparador possui um divisor por programável. Veja o diagrama abaixo pra entender melhor:

Diagrama 3 - Agora cada entrada do comparador possui um divisor


Qual a relação de um PLL com uma placa-mãe ou um circuito digital qualquer?

Nas placas-mãe é possível encontrar dois ou três cristais que tem a função de fornecer um sinal de referência para grandes circuitos que formam vários PLL's. Cada PLL deste gera o chamado “clock base”. Há um clock base para a CPU, um para o FSB, um para o controlador PCI Express, um para o controlador SATA, um para o controlador USB, um para o controlador DMI, uma para o HyperTransport, enfim, cada circuito e interface possui seu clock base.

O mais legal disso é que, o clock base da CPU, que é fornecido pelo PLL da placa-mãe, alimenta um PLL interno que fará a multiplicação do clock para os diversos circuitos do processador. Isso também ocorre com vários outros controladores. Por exemplo, o controlador PCI Express, que usa um clock de referência (ou clock base) de 100 Mhz fornecido pela placa-mãe, vai utilizar este sinal para um PLL interno multiplicar para 2,5 Ghz (PCIe 1.0), 5 Ghz (PCIe 2.0), 8 Ghz (PCIe 3.0) e 16 Ghz (PCIe 4.0). Você entenderá melhor essa lógica de "multiplicação de clock" até o final deste artigo.


Em conexões de dados assíncronas, os próprios dados transmitidos imitam o sinal de clock, servindo como referência para um PLL gerar o sinal de sincronismo e o controlador conseguir identificar a sequências de 0s e 1s transmitidos. Isso ocorre com a interface SATA, USB e várias outras. É o que chamamos de “recuperação de sinal de clock”. Para entender melhor como estes dados imitam o sinal de clock, recomendo a leitura do artigo sobre a interface SATA e também do artigo sobre os Pares Diferenciais. O artigo sobre pares diferenciais pode ser acessado CLICANDO AQUI!


Pendrives, mouses e teclados USB e PS/2 são exemplos de hardwares que podem não ter um cristal de clock para geração do sinal de referência do PLL, porém eles podem ter um multivibrador (algo mais complexo que um CI 555 utilizado em aplicações simples).


Um controlador SATA também recebe um clock base fornecido pelo PLL da placa-mãe. Este clock base é padronizado em 100 Mhz. No caso de um HD SATA, o clock base pro controlador enviar dados de forma assíncrona é fornecido pelo PLL do SoC principal. Para saber mais sobre a interface SATA, CLIQUE AQUI!


Com todos estes exemplos, podemos ver que cada circuito requer um clock base, isto é, um clock de referência, que será multiplicado pra formar o clock que será realmente utilizado para sincronizar dados, sincronizar processamento, enfim, sincronizar toda a informação que circula pelo circuito.


Mas não seria mais fácil fazer um cristal já com o clock base da placa-mãe ao invés de produzir um chip responsável por aumentar o clock do cristal?


EXEMPLO 1


Vamos pegar como exemplo um processador que tenha o clock base de 100 Mhz. Este processador tem o multiplicador de clock limitado em 25x, fazendo com que o clock dos núcleos de processamento fiquem em no máximo 2.500 Mhz. Porém, você quer fazer um overclock nele e ultrapassar os 2,5 Ghz. Para isso, você vai acessar o BIOS e procurar pela opção de aumentar o clock base, já que não há possibilidades de aumentar o multiplicador.

Quando você finalmente acha a opção de mudar o clock base, vê que há uma tabela com uma ampla gama de valores, que vão de 50 Mhz até 200 Mhz, porém seu processador está configurado de fábrica para operar com um clock base de 100 Mhz. Veja o diagrama abaixo:

Diagrama 4 - Clock base de 100 Mhz


Temos um VCO que pode operar com no máximo 200 Mhz, mas a fabricante deixou o produto configurado pra operar com clock base de 100 Mhz, e isso deixa uma boa margem de overclock. No exemplo acima, para ter um clock base de 150 Mhz, teremos que dividir os 200 Mhz por 1500. Veja o diagrama abaixo:

Diagrama 5 - Clock base de 150 Mhz


Ao aumentar o clock base para 150 Mhz, o clock do processador irá aumentar, pois anteriormente eram 100 Mhz com um multiplicador de 25x, e agora são 150 mhz com um multiplicador de 25x.

Obviamente o clock base deve ser incrementado de 1 em 1 Mhz no BIOS, caso contrário um valor muito alto pode impossibilitar o boot do sistema operacional devido as instabilidades e interferências geradas. É aquela velha história: o computador suporta um overclock sim, mas o ideal é utilizar um cooler parrudo e um conjunto de peças de bom desempenho, além de muita calma pra não sair bugando tudo com aumentos absurdos de frequência.

De nada adianta pegar um processador topo de linha e utilizar uma placa-mãe de entrada, pois o overclock exige também incremento de tensão (v-core) para que haja estabilidade, e as placas mais baratas não possuem um circuito de alimentação da CPU que consiga se manter estável sob alta demanda.

Em suma, todos os circuitos possuem uma certa faixa de frequências de operação. Nenhum circuito desses é produzido para operar com apenas um valor de clock específico, ainda mais hoje em dia que se fala tanto em economia de energia, sendo necessário haver um sistema de controle de uso do processador para que em momentos ociosos a CPU passe a trabalhar com o mínimo de clock.


Mas como funciona a multiplicação de clock?


Lembra dos divisores por 'n' programáveis descritos anteriormente neste texto?

Estes divisores são chamados de multiplicadores por nós, os usuários e overclockers dos PC's.

EXEMPLO 2


Suponha que exista uma conexão ponto a ponto que opere com uma taxa de transferência sincronizada por um sinal de clock de 600 Mhz. Porém, o fabricante deu margem de overclock e no menu do BIOS você encontra uma tabela com 10 multiplicadores:


→ 1x: 100 Mhz;

→ 2x: 200 Mhz;

→ 3x: 300 Mhz;

→ 4x: 400 Mhz;

→ 5x: 500 Mhz;

→ 6x: 600 Mhz:

→ 7x: 700 Mhz;

→ 8x: 800 Mhz;

→ 9x: 900 Mhz;

→ 10x: 1000 Mhz.

Como já foi dito, esta conexão está configurada por padrão em 600 Mhz. Você já deve ter notado que o clock base desta conexão é de 100 Mhz e o clock de transferência de dados é feito multiplicando este sinal de referência 6 vezes.

Vamos ver o PLL embutido no controlador desta interface:

Diagrama 6 - overclock em uma interface que opera a 600 Mhz


Perceba que a entrada de clock base está ligada em um Divisor por 'r' de "/10". O VCO consegue operar com até 1 Ghz, porém há um Divisor por 'n' de "/100" configurado em "/60", que faz com que a saída do VCO seja travada em 600 Mhz. Com isso, ainda há uma margem de 400 Mhz que pode ser explorada através de overclock.

Para subir mais 100 Mhz, o usuário deve alterar o multiplicador para “7x – 700 Mhz” no BIOS, fazendo com que o divisor por 'n' do PLL mude para “/70”. Veja o diagrama abaixo:

Diagrama 7 - Overclock de 100 Mhz no circuito que operava com 600 Mhz


Se a conexão permaneceu estável, vale a pena tentar aumentar mais um bocado, ou seja, ir no BIOS e mudar o multiplicador para “8x – 800 Mhz”, fazendo com que o divisor por 'n' do PLL mude para “/80”. Veja o diagrama abaixo:

Diagrama 8 - Incremento de mais 100 Mhz no circuito que operava com 600 Mhz


Após testes de estabilidade, notou-se que há a possibilidade de se aumentar o clock mais uma vez, ou seja, “9x – 900 Mhz”. O PLL vai mudar o divisor para “/90”. Veja abaixo:

Diagrama 9 - Incremento de mais 100 Mhz no circuito que operava com 600 Mhz


Por fim, viu-se que a conexão permanecia estável, o que torna possível o aumento do clock mais uma vez, chegando ao seu limite de 1 Ghz. Portanto, no BIOS será selecionado “10x – 1000 Mhz” e o PLL vai alterar o divisor para “/10”.

Diagrama 10 - Circuito overclockado no limite do VCO


Vale lembrar que, na vida real os clock's acabam não sendo valores redondos, mas sim com leves que quebras. Um clock base de 100 Mhz na vida real fica em torno dos 99,8 Mhz devido às perdas / imprecisões naturais.

Estes dois exemplos envolvendo overclock e o Phase Locked Loop são explicações básicas de como funciona um PLL. Agora, vamos tratar dos blocos de hardware principais que compõem um PLL.


→ Comparador: O nome mais técnico deste bloco de hardware é “Phase / Frequency Detector (Detector de Fase / Frequência). Como já foi visto anteriormente, a função do PFD é medir a diferença de fase e frequência entre ambos os sinais de entrada e produzir um sinal de saída proporcional a esta diferença.

O PFD comanda a operação dos outros blocos do PLL aumentando ou diminuindo a frequência que vem do VCO. Esta forma de “controle” é obtida através de uma das saídas UP ou DOWN do PFD. O sinal da saída UP faz com que o VCO aumente a frequência e/ou fase e o sinal da saída DOWN faz o oposto. O circuito do PFD pode ser composto por flip-flops e também integrar portas AND e um inversor.

→ Charge Pump: Nos diagramas anteriores, vimos o esquema resumido do funcionamento do PLL, no entanto, entre o comparador e o filtro há um Charge Pump. As saídas UP ou DOWN do PFD estão ligadas ao Charge Pump, que é composto de um espelho de corrente.

O Charge Pump manipula a quantidade de carga dos capacitores do filtro conforme os sinal vindo das saídas UP ou DOWN do comparador. Se o sinal de referência que alimenta uma das entradas do comparador está com uma frequência maior em relação ao sinal do elo de realimentação fornecido pelo VCO, a saída UP do PFD faz com que o Charge Pump adicione carga nos capacitores. A situação reversa ocorre quando o sinal de referência está com uma frequência menor em relação ao sinal do elo de realimentação.


→ Filtro: O filtro do PLL é do tipo passivo e pode ser composto por dois capacitores e um resistor (filtro passa-baixa). Dependo da tensão de saída do filtro (que é o sinal de entrada do VCO), a saída do VCO terá sua frequência aumentada ou diminuída. A tensão de saída no filtro é proporcional a carga dos capacitores.

→ VCO: O Voltage Controlled Oscillator é o componente que produz a frequência necessária na saída do PLL. Este Oscilador controlado por tensão funciona basicamente como um oscilador em anel, não possui capacitores ou resistores, sendo somente composto por transistores, assim como ocorre em um CI 555, que é muito utilizado na eletrônica em aplicações simples. Procure pelo diagrama interno do CI 555 na internet para ter uma noção do funcionamento do VCO.

O CI 555 opera com uma faixa de frequências bem mais baixa do que a grande maioria destes VCO's utilizados em circuitos digitais complexos, porém ele é um excelente exemplo de circuito transistorizado que altera a sua frequência na saída quando se modifica o valor da tensão de entrada.

→ Divisor por 'n': Este bloco de hardware faz parte do elo de realimentação do PLL, e a sua função básica é reduzir a frequência do VCO dentro de uma faixa de valores que podem ser comparadas com o sinal de referência.

O divisor pode ser constituído por um bloco de flip-flops. A quantidade que o divisor irá dividir depende da equação “Divisor = 2n”, onde 'n' representa a quantidade de flip-flop's a serem utilizados. Por exemplo, para um divisor “/4” são utilizados 2 flip-flop's.

O Divisor por 'r', que serve para dividir o sinal de referência, também é composto por flip-flop's.

Como foi visto anteriormente neste texto, quando acessamos o BIOS do computador e alteramos algum multiplicador de clock, na verdade estamos alterando o valor do divisor. A tabela de multiplicadores faz parte do firmware gravado na memória EEPROM da placa-mãe. Ao acessar essa tabela e selecionar um multiplicador, um código é enviado ao PLL, mais especificamente ao bloco de hardware que controla o circuito Divisor por 'n'. Ao identificar o código binário que representa um valor a ser aplicado, o controlador ativa e desativa circuitos internos do Divisor, alterando o valor da divisão e consequentemente mudando a frequência do elo de realimentação do comparador.


Atualmente, as placas-mãe não possuem um PLL dedicado, mas sim um Phase Locked Loop incorporado ao chipset, gerando todos os clock's base, inclusive os clock's base que serão utilizados pelos demais controladores presentes dentro do chipset.

veja abaixo o PLL da placa-mãe ECS G41T M2:

Diagrama 11 - PLL da placa-mãe G41T M2 da fabricante ECS


A Ponte Norte é chamada pela Intel de "MCH". O MCH possui o controlador PCI Express x16. A Ponte Norte também possui a interface DMI (Direct Media Interface) para se comunicar com a Ponte Sul, denominada pela Intel como "ICH". Como você pode ver, há um sinal de clock base para o controlador PCIe e DMI da Ponte Norte, assim como também há um sinal de clock base exclusivo para o slot PCIe x16 eoutro para a interface DMI da Ponte Sul. Os outros dois slot's PCI Express x1 estão ligados diretamente na Ponte Sul.

Há um sinal de clock para a interface USB 1.0 e 2.0, assim como também há o clock de 33 Mhz utilizado pelo barramento PCI.

A Interface SMBus serve para controlar o chip PLL. Por exemplo, é por esta interface que os códigos para alteração do clock base do processador são transferidos para o respectivo controlador do Divisor por 'n' presente no PLL.

Como foi dito anteriormente neste texto, há casos em que não há trilhas para o sinal de clock. Um bom exemplo é a conexão SATA, que possui apenas dois pares diferenciais para transferências de dados Full-Duplex. Outro exemplo é a interface USB 2.0, que possui apenas 1 par para transferência de dados no modo Half-Duplex. A interface USB 3.0 possui dois pares de fios para comunicação em Full-Duplex, além dos fios já presentes na USB 2.0.

Imagem 2 - A placa de circuito de um pen drive


para saber mais sobre a interface SATA, CLIQUE AQUI!


A interface PCI Express funciona um pouco diferente: ela possui um sinal de clock de referência de 100 Mhz para sincronizar emissores e receptores. Cada slot possui apenas um par diferencial de clock, independente se ele for x1, x4, x8, x16 ou x32. Para saber mais sobre a interface PCI Express, CLIQUE AQUI!

Interfaces antigas e obsoletas, como por exemplo a interface serial, não possuem linha de clock e o emissor avisa quando vai enviar para que o receptor consiga contar e identificar o início e o fim da transmissão dos bits.

Para saber mais sobre a interface serial RS-232, CLIQUE AQUI!


Interfaces como por exemplo a SMBus, I²C e PS/2 utilizam uma linha de clock e uma linha de dados. Para saber mais sobre I²C e SMBus, CLIQUE AQUI!

Para saber mais sobre a interface PS/2, CLIQUE AQUI!


Os chip's PHY de rede Ethernet, que utilizam o cabo com conector RJ-45 para fazer transferências de dados com modems, switches e hubs Ethernet, também não possuem um sinal de clock no cabo. Um sinal é enviado ao receptor para que o sincronismo ocorra, enfim, você entenderá melhor quando falarmos de redes Ethernet e Wi-fi. Todas estas interfaces que não possuem uma linha ou um par diferencial de clock são consideradas meios de comunicação assíncronos, isto é, não há sinal de sincronismo.


Como também foi visto neste texto, o processamento de informações também requer um sinal de sincronismo. Internamente, os processadores e microcontroladores possuem memória cache, registradores, unidades de busca e execução, decodificadores e vários outros circuitos que precisam de um sinal de clock para trabalhar com os dados e se comunicar de forma síncrona.

Como você pode ver nos exemplos, o clock é algo essencial num circuito digital e o PLL é o que proporciona um sincronismo configurável. Se gostou do artigo é só curtir, comentar, compartilhar e ler os que já foram publicados e os que vão ser publicados! Vários outros temas que envolvem clock serão lançados na sequência e para entender bem sobre o assunto é necessário ler todos! Se ficou com dúvidas, questione em hardwarecentrallr@gmail.com

FONTES e CRÉDITOS

Texto e desenhos: Leonardo Ritter

Referências: Curso de eletrônica básica, Clube do Hardware, livro "Eletrônica para Estudantes, Técnicos e Autodidatas"; Universidade Federal do Paraná; Instituto Newton C. Braga.

Última atualização: 23 de Dezembro de 2020.

268 visualizações

© 2020 Hardware Central Tecnologia Entretenimento e Comunicação do Brasil Ltda. Todos os direitos reservados.

Wix Editor / Revisão da web page: 3.1/2020 (16/07/20)